JPS6096010A - トランジスタ回路 - Google Patents
トランジスタ回路Info
- Publication number
- JPS6096010A JPS6096010A JP20398283A JP20398283A JPS6096010A JP S6096010 A JPS6096010 A JP S6096010A JP 20398283 A JP20398283 A JP 20398283A JP 20398283 A JP20398283 A JP 20398283A JP S6096010 A JPS6096010 A JP S6096010A
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- JP
- Japan
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- current
- transistor
- base
- circuit
- input
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
本発明はトランジスタ回路に関し、特にエミッタホロワ
トランジスタ回−に関するもの、である。
トランジスタ回−に関するもの、である。
第１＠によ）従来例について説明する。第１図の従来例
において、トランジスタ３０ペースには。
において、トランジスタ３０ペースには。
電源電圧供給端子５との間に抵抗ｌが接続されると共に
、基準電位点７との間に抵抗２が接続されている。トラ
ンジスタ３のエミッタには基準電位点との間に抵抗４が
接続されると共に、トランジスタ３のコレクタは電源電
圧供給端子５に接続される。すなわち、第１図に示す回
路は、抵抗１及び抵抗２によシ構成される入力回路１９
．及びトランジスタ３及び抵抗４で構成され、トランジ
スタ３のエミッタよシ端子６會介して出力を取シ出すエ
ミッタホロワ回路８とから成るトランジスタ回路を示し
てｂる。
、基準電位点７との間に抵抗２が接続されている。トラ
ンジスタ３のエミッタには基準電位点との間に抵抗４が
接続されると共に、トランジスタ３のコレクタは電源電
圧供給端子５に接続される。すなわち、第１図に示す回
路は、抵抗１及び抵抗２によシ構成される入力回路１９
．及びトランジスタ３及び抵抗４で構成され、トランジ
スタ３のエミッタよシ端子６會介して出力を取シ出すエ
ミッタホロワ回路８とから成るトランジスタ回路を示し
てｂる。
ここで、抵抗１．抵抗２のそれぞれの抵抗値全Ｒ１，Ｒ
ｚとし、トランジスタ３のベース・エミッタ間順方向電
圧降下ｙＨＶｎｇとすると、端子６よシ取シ出される出
力電圧ｖＯは、（１）式で与えられる。
ｚとし、トランジスタ３のベース・エミッタ間順方向電
圧降下ｙＨＶｎｇとすると、端子６よシ取シ出される出
力電圧ｖＯは、（１）式で与えられる。
但し、Ｖｃｃ：電源電圧
ＩＢ ： ）ランジスタ３のベース電流このように、第
１図に示す従来例においては、（１）式の右辺第２項に
示す様に、エミッタホロワとして動作するトランジスタ
３０ベース電流と入力回路１９の抵抗との電圧降下が生
ずる。このため、消費電流を小さくするために、入力回
路１９中の抵抗１及び抵抗２の値？大きくした場合、ト
ランジスタ３のベース電流ＩＢに依存する電圧降下分。
１図に示す従来例においては、（１）式の右辺第２項に
示す様に、エミッタホロワとして動作するトランジスタ
３０ベース電流と入力回路１９の抵抗との電圧降下が生
ずる。このため、消費電流を小さくするために、入力回
路１９中の抵抗１及び抵抗２の値？大きくした場合、ト
ランジスタ３のベース電流ＩＢに依存する電圧降下分。
すなわち、（１）式右辺第２項の出力電圧に対する電動
が無視出来なくなる。この結果、第１図の従来例では、
エミッタホロワ回路８よシ安定した出力電圧を得るため
には、該エミッタホロワ回路８の入力点に接続される入
力回路１９に例えば抵抗１゜及び抵抗２の値全小さくす
る等の制約を余儀なくされた。
が無視出来なくなる。この結果、第１図の従来例では、
エミッタホロワ回路８よシ安定した出力電圧を得るため
には、該エミッタホロワ回路８の入力点に接続される入
力回路１９に例えば抵抗１゜及び抵抗２の値全小さくす
る等の制約を余儀なくされた。
本発明の目的は、エミッタホロワ回路として動作し、且
つ該エミッタホロワ回路に動作点を与える入力回路に何
ら影響企及はさないトランジスタ回路を提供する事にあ
る。
つ該エミッタホロワ回路に動作点を与える入力回路に何
ら影響企及はさないトランジスタ回路を提供する事にあ
る。
本発明は、エミッタホロワ型の第１トランジスタＫＦ２
）ランジスタ會カスケード接続し、第２トランジスタへ
のベース電流とｉｔぼ等しい電流を第１トランジスタの
ベースに供給すること全特徴とする。
）ランジスタ會カスケード接続し、第２トランジスタへ
のベース電流とｉｔぼ等しい電流を第１トランジスタの
ベースに供給すること全特徴とする。
以下、図面によシ本発明の実施例全詳述すると。
第２図は本発明の一実施例であシ、入力回路１９を構成
する抵抗１及び抵抗２の共通接続点には。
する抵抗１及び抵抗２の共通接続点には。
トランジスタ３のベース及び力Ｖントミラー回路全構成
するマルチコレクタ形式のトランジスタ１１の一方のコ
レクタが接続される。トランジスタ１１の他方のコレク
タは自己のベースと共通接続され、さらにトランジスタ
１０のコレクタに接続される。トランジスタ１０のエミ
ッタはトランジスタ９０ペースに接続され、且つベース
には、端子１１−介して所定バイアスが供給される。ト
ランジスタ９のコレクタハ、トランジスタ３のエミッタ
及び出力端子６に接続され、エミッタは抵抗１３ｔ”介
して基準電位点に接続される。つまシ、トランジスタ３
．９はカスケード接続されている。
するマルチコレクタ形式のトランジスタ１１の一方のコ
レクタが接続される。トランジスタ１１の他方のコレク
タは自己のベースと共通接続され、さらにトランジスタ
１０のコレクタに接続される。トランジスタ１０のエミ
ッタはトランジスタ９０ペースに接続され、且つベース
には、端子１１−介して所定バイアスが供給される。ト
ランジスタ９のコレクタハ、トランジスタ３のエミッタ
及び出力端子６に接続され、エミッタは抵抗１３ｔ”介
して基準電位点に接続される。つまシ、トランジスタ３
．９はカスケード接続されている。
トランジスタ３のコレクタ、及びトランジスタ１１のエ
ミッタは電源電圧供給端子５に接続されている。
ミッタは電源電圧供給端子５に接続されている。
第２図において、トランジスタ３，９，１１゜及び抵抗
１３は、端子６を出力端子とし、トランジスタ３のベー
ス点全入力とするエミッタホロワ回路１４全構成し、そ
の特徴とするところは、入力回路１９からトランジスタ
３１！″みた入力インピーダンスが無限大となる事でβ
る。すなわち、トランジスタ３とトランジスタ９とが同
−ｈｙｚ （電流増幅率）を有するとすれば（集積回路
ではトランジスタ３，９のｈＦＥ 會同じにすることは
得意とするところである）、トランジスタ３．９に流れ
る電流は等しいからトランジスタ３のベース電流はトラ
ンジスタ９のベース電流に等しくなる。トランジスタ９
のベース電流は、ミースに端子１２を介して所定バイア
スが与えられたトランジスタ１０のエミッタよシ供給さ
れる。この時、トランジスタｌＯのコレクタに接２続さ
れカレントミラー回路會構成するトランジスタ１１の入
力側、すなわち、ベース・コレクタ共通接続点側にも同
様の電流が流れる。従って、トランジスタ１１によるカ
レントミラー回路の入力電流対出力電流比ｔ１：ｌに設
定すれば、該カレントミラー回路の出力側にも等しい電
流、すなわち、トランジスタ９及びトランジスタ３のベ
ース電流に等しい電流が流れる。このカレントミラー回
路の出力は、トランジスタ３のベースに接続されている
ため、該トランジスタ３に必要なベース電流は、全て、
トランジスタ１１によるカレントミラー回路よシ供給さ
れる。従って、エミッタホロワとして動作するトランジ
スタ３０ベースに接続され、該トランジスタ３に動作点
を与える入力回路１９からトランジスタ３へ供給される
流入電流は零となる。すなわち、入力回路１９よシ、エ
ミッタホロワ回路１４でみた入力インピーダンスは無限
大となる。
１３は、端子６を出力端子とし、トランジスタ３のベー
ス点全入力とするエミッタホロワ回路１４全構成し、そ
の特徴とするところは、入力回路１９からトランジスタ
３１！″みた入力インピーダンスが無限大となる事でβ
る。すなわち、トランジスタ３とトランジスタ９とが同
−ｈｙｚ （電流増幅率）を有するとすれば（集積回路
ではトランジスタ３，９のｈＦＥ 會同じにすることは
得意とするところである）、トランジスタ３．９に流れ
る電流は等しいからトランジスタ３のベース電流はトラ
ンジスタ９のベース電流に等しくなる。トランジスタ９
のベース電流は、ミースに端子１２を介して所定バイア
スが与えられたトランジスタ１０のエミッタよシ供給さ
れる。この時、トランジスタｌＯのコレクタに接２続さ
れカレントミラー回路會構成するトランジスタ１１の入
力側、すなわち、ベース・コレクタ共通接続点側にも同
様の電流が流れる。従って、トランジスタ１１によるカ
レントミラー回路の入力電流対出力電流比ｔ１：ｌに設
定すれば、該カレントミラー回路の出力側にも等しい電
流、すなわち、トランジスタ９及びトランジスタ３のベ
ース電流に等しい電流が流れる。このカレントミラー回
路の出力は、トランジスタ３のベースに接続されている
ため、該トランジスタ３に必要なベース電流は、全て、
トランジスタ１１によるカレントミラー回路よシ供給さ
れる。従って、エミッタホロワとして動作するトランジ
スタ３０ベースに接続され、該トランジスタ３に動作点
を与える入力回路１９からトランジスタ３へ供給される
流入電流は零となる。すなわち、入力回路１９よシ、エ
ミッタホロワ回路１４でみた入力インピーダンスは無限
大となる。
ここで、端子６から取シ出される出力電圧上Ｖｏ’とす
ると、ＶＯ２は（２）式で与えられる。
ると、ＶＯ２は（２）式で与えられる。
２
Ｖｏ’ ＝ −ｘ Ｖｃｃ −ＶＢ Ｅ−（２）Ｒ１＋
Ｒｔ 但し％Ｒ＋ｓ、几２：抵抗１，２の抵抗値Ｖｃｃ：電源
電圧 ＶＢＫ：）ランシタ３０ペース・ エミッタ順方向電圧 （２）式よフ明らかな様に、本発明によれば、従来例に
おいて発生したエミッタホロワ動作のトランジスタのベ
ース電流に起因する出力電圧変動、及び電圧降下會無く
す事が出来る。従って、第２図の本発明の一実施例の場
合、入力回路１９全構成する抵抗１．抵抗２の抵抗値を
、消費電流全低減するために大きな値に設定しても何ら
出力電圧に支障を与えない。
Ｒｔ 但し％Ｒ＋ｓ、几２：抵抗１，２の抵抗値Ｖｃｃ：電源
電圧 ＶＢＫ：）ランシタ３０ペース・ エミッタ順方向電圧 （２）式よフ明らかな様に、本発明によれば、従来例に
おいて発生したエミッタホロワ動作のトランジスタのベ
ース電流に起因する出力電圧変動、及び電圧降下會無く
す事が出来る。従って、第２図の本発明の一実施例の場
合、入力回路１９全構成する抵抗１．抵抗２の抵抗値を
、消費電流全低減するために大きな値に設定しても何ら
出力電圧に支障を与えない。
第２図では、入力回路として基準電圧発生回路１９’に
示したが、該入力回路の構成要件は、特に限定されるも
のではない。例えば、第３図の本発明の他の実施例に示
す如く、入力回路として、トランジスタ１フ、抵抗１５
及び１６によるエミッタ接地増幅益金接続し、高利得を
得るためにエミッタ接地増幅器の負荷、すなわち抵抗１
５の値全大きな値に設定した場合でも、エミッタホロワ
回路１４の出力よシ安定した動作点電圧が得られる。
示したが、該入力回路の構成要件は、特に限定されるも
のではない。例えば、第３図の本発明の他の実施例に示
す如く、入力回路として、トランジスタ１フ、抵抗１５
及び１６によるエミッタ接地増幅益金接続し、高利得を
得るためにエミッタ接地増幅器の負荷、すなわち抵抗１
５の値全大きな値に設定した場合でも、エミッタホロワ
回路１４の出力よシ安定した動作点電圧が得られる。
尚、第３図の端子６の直流動作点電位■０＃は（３）式
％式％ ＶＢＫ１７： ）ランジスタ１７のベース・エミッタ間
順方向電圧 ＶＢＥ３： ）ランジスタ３のベース・エミッタ間順方
向電圧 Ｒ１５，ゐ６：抵抗１５．１６の抵抗値更に、本発明は
、トランジスタの整合がとシやすい半導体集積回路に好
適である事は明白である。
％式％ ＶＢＫ１７： ）ランジスタ１７のベース・エミッタ間
順方向電圧 ＶＢＥ３： ）ランジスタ３のベース・エミッタ間順方
向電圧 Ｒ１５，ゐ６：抵抗１５．１６の抵抗値更に、本発明は
、トランジスタの整合がとシやすい半導体集積回路に好
適である事は明白である。
第１図は従来例全示す回路図であシ、第２図は本発明の
一実施例？示す回路図である。第３図は本発明の他の実
施例を示す回路図である。 １．２，４．１３，１５．１６・・・・・・抵抗、３゜
９．１０，１１．１７・・・・・・トランジスタ、５・
・・・・・電源電圧供給端子、６，１２．１８・・・・
・・端子、７・−・・・・基準電位点、８．１４・−・
・・・エミッタホロワ回路、１９．２０・・・・・・入
力回路。 ７ 第２図 嘉３ 図
一実施例？示す回路図である。第３図は本発明の他の実
施例を示す回路図である。 １．２，４．１３，１５．１６・・・・・・抵抗、３゜
９．１０，１１．１７・・・・・・トランジスタ、５・
・・・・・電源電圧供給端子、６，１２．１８・・・・
・・端子、７・−・・・・基準電位点、８．１４・−・
・・・エミッタホロワ回路、１９．２０・・・・・・入
力回路。 ７ 第２図 嘉３ 図
Claims (1)
- エミッタホロワ型式の第１のトランジスタと、該第１の
トランジスタにカスケード接続され該第１のトランジス
タと同じ導電形式を有する第２のトランジスタと、該第
２のトランジスタへのベース電流とｔデぼ等しい電流を
前記第１のトランジスタのベースに供給する手段とｔ有
する事全特徴とするトランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20398283A JPS6096010A (ja) | 1983-10-31 | 1983-10-31 | トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20398283A JPS6096010A (ja) | 1983-10-31 | 1983-10-31 | トランジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6096010A true JPS6096010A (ja) | 1985-05-29 |
| JPH0432564B2 JPH0432564B2 (ja) | 1992-05-29 |
Family
ID=16482831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20398283A Granted JPS6096010A (ja) | 1983-10-31 | 1983-10-31 | トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6096010A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349308A (en) * | 1992-01-31 | 1994-09-20 | Thomson-Csf Semiconducteurs Specifiques | Amplifier using a follower transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58104010U (ja) * | 1981-12-30 | 1983-07-15 | ソニー株式会社 | バツフア回路 |
-
1983
- 1983-10-31 JP JP20398283A patent/JPS6096010A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58104010U (ja) * | 1981-12-30 | 1983-07-15 | ソニー株式会社 | バツフア回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349308A (en) * | 1992-01-31 | 1994-09-20 | Thomson-Csf Semiconducteurs Specifiques | Amplifier using a follower transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0432564B2 (ja) | 1992-05-29 |
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