JPS6086857A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6086857A JPS6086857A JP19568783A JP19568783A JPS6086857A JP S6086857 A JPS6086857 A JP S6086857A JP 19568783 A JP19568783 A JP 19568783A JP 19568783 A JP19568783 A JP 19568783A JP S6086857 A JPS6086857 A JP S6086857A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000009792 diffusion process Methods 0.000 claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 12
- 230000003071 parasitic effect Effects 0.000 abstract description 15
- 239000000758 substrate Substances 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract 1
- 230000007423 decrease Effects 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
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- 239000003795 chemical substances by application Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
- H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
- H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0658—Vertical bipolar transistor in combination with resistors or capacitors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路、詳しくは、バイポーラ素子
とそれの電流制限のための抵抗体とを一体化した半導体
集積回路構造に関する。
とそれの電流制限のための抵抗体とを一体化した半導体
集積回路構造に関する。
従来例の構成とその問題点
バイポーラトランジスタを並列接続して動作させる場合
には、それぞれのエミッタ電路にバランス抵抗と称する
低抵抗を接続挿入するのが一般的である。第１図は、比
較的大きな定電流を取シ扱う回路に使用される電流ミラ
ー回路用集積回路の回路図であり、端子１．２間に電源
電圧を印加し、端子３にバイアス電圧を与えると、トラ
ンジスタ４にエミッタ電流が流れ、抵抗６に生じた電圧
により、トランジスタ６．７，８，９．１０の全てがオ
ンになる。このとき、抵抗１１，１２，１３゜１４．１
６はバランス抵抗であシ、各トランジスタのエミッタ面
積および各バランス抵抗の値を同一に設計すれば、並列
された全てのトランジスタのエミッタ電流が同じ電流値
になる。
には、それぞれのエミッタ電路にバランス抵抗と称する
低抵抗を接続挿入するのが一般的である。第１図は、比
較的大きな定電流を取シ扱う回路に使用される電流ミラ
ー回路用集積回路の回路図であり、端子１．２間に電源
電圧を印加し、端子３にバイアス電圧を与えると、トラ
ンジスタ４にエミッタ電流が流れ、抵抗６に生じた電圧
により、トランジスタ６．７，８，９．１０の全てがオ
ンになる。このとき、抵抗１１，１２，１３゜１４．１
６はバランス抵抗であシ、各トランジスタのエミッタ面
積および各バランス抵抗の値を同一に設計すれば、並列
された全てのトランジスタのエミッタ電流が同じ電流値
になる。
第２図は、第１図示の回路構成を半導体集積回路で実現
した従来例の要部平面図ａおよびその一部ｂ−ｂ断面図
すである。
した従来例の要部平面図ａおよびその一部ｂ−ｂ断面図
すである。
第１図および第２図を突き合わせるとわかるように、こ
の従来例構成には、第１図に破線で付加表示される寄生
トランジスタ１ｉおよび同１７が結合されている０すな
わち、一方の寄生トランジスタ１６は、第２図中、Ｎ形
エピタキシャル層１８をベースとし、トランジスタ１０
のＰ形ベース領域１９をエミッタとし、さらに、抵抗１
５の分離用Ｐ影領域２０をコレクタとする、横型ＰＮＰ
トランジスタであシ、他方の寄生トランジスタ１７は、
抵抗１５の分離用Ｐ影領域２ｏをベースとし、Ｎ形エピ
タキシャル層１８をコレクタとし、さらに、Ｎ＋形の抵
抗領域１６をエミッタとする、縦型ＮＰＮ ）ランジス
タである。これらの両寄生トランジスタ１６．１７は、
ＰＮＰおよびＮＰＮの二つの等価トランジスタが結合さ
れたＰＮ、ＰＮダイオード、いわゆる、サイリスタ構造
であり、トランジスタ１０がオンになって、そのコレク
タ電位が低下すると、寄生トランジスタ１６および１７
もオンになる。この結果、トランジスタ１０の電路の電
流が不安定になるのみならず、同トランジスタ１０がオ
フになっても、寄生トランジスタ回路がオン状態を持続
するというラッチ現象を呈し、トランジスタ１ｏによる
回路の正常な動作が不可能になる。この現象は、ｌ−ラ
ンジスタ１ｏだけでなく、同じ構造の他のトランジスタ
６〜９の全てにも同様にみられるものである。これを回
避するには、各トランジスタとも、ｐ形ベース領域と分
離用ｐ影領域とを十分に離間させて寄生トランジスタに
よる回路のラッチ作用を防止しなければならないが、こ
れは、反面、高集積化を妨げる要因である。
の従来例構成には、第１図に破線で付加表示される寄生
トランジスタ１ｉおよび同１７が結合されている０すな
わち、一方の寄生トランジスタ１６は、第２図中、Ｎ形
エピタキシャル層１８をベースとし、トランジスタ１０
のＰ形ベース領域１９をエミッタとし、さらに、抵抗１
５の分離用Ｐ影領域２０をコレクタとする、横型ＰＮＰ
トランジスタであシ、他方の寄生トランジスタ１７は、
抵抗１５の分離用Ｐ影領域２ｏをベースとし、Ｎ形エピ
タキシャル層１８をコレクタとし、さらに、Ｎ＋形の抵
抗領域１６をエミッタとする、縦型ＮＰＮ ）ランジス
タである。これらの両寄生トランジスタ１６．１７は、
ＰＮＰおよびＮＰＮの二つの等価トランジスタが結合さ
れたＰＮ、ＰＮダイオード、いわゆる、サイリスタ構造
であり、トランジスタ１０がオンになって、そのコレク
タ電位が低下すると、寄生トランジスタ１６および１７
もオンになる。この結果、トランジスタ１０の電路の電
流が不安定になるのみならず、同トランジスタ１０がオ
フになっても、寄生トランジスタ回路がオン状態を持続
するというラッチ現象を呈し、トランジスタ１ｏによる
回路の正常な動作が不可能になる。この現象は、ｌ−ラ
ンジスタ１ｏだけでなく、同じ構造の他のトランジスタ
６〜９の全てにも同様にみられるものである。これを回
避するには、各トランジスタとも、ｐ形ベース領域と分
離用ｐ影領域とを十分に離間させて寄生トランジスタに
よる回路のラッチ作用を防止しなければならないが、こ
れは、反面、高集積化を妨げる要因である。
発明の目的
本発明は、上述の従来例にみられた問題点を解消するも
のであり、寄生トランジスタによるラッチ作用がなく、
シかも、高集積化が達成される半導体集積回路構造を提
供するものである。
のであり、寄生トランジスタによるラッチ作用がなく、
シかも、高集積化が達成される半導体集積回路構造を提
供するものである。
発明の構成
本発明は、要約するに、バイポーラ素子部周辺の接合分
離領域に接した第１の拡散領域および前記第１の拡散領
域内に第２の拡散領域をそれぞれにそなえ、前記第２の
拡散領域を前記バイポーラ素子に回路結続した半導体集
積回路であり、これにより、寄生トランジスタのコレク
タ電位を規制することができ、ラッチ作用をなくすこと
ができると共に、高集積化も容易になる。
離領域に接した第１の拡散領域および前記第１の拡散領
域内に第２の拡散領域をそれぞれにそなえ、前記第２の
拡散領域を前記バイポーラ素子に回路結続した半導体集
積回路であり、これにより、寄生トランジスタのコレク
タ電位を規制することができ、ラッチ作用をなくすこと
ができると共に、高集積化も容易になる。
実施例の説明
第３図は本発明実施例の集積回路構造の要部平面図（Ｌ
）およびそのｂ−ｂ断面図（ｂ）である。
）およびそのｂ−ｂ断面図（ｂ）である。
第３図において、トランジスタ１０は、Ｎ形エピタキシ
ャル層１８をコレクタとし、この中に、ｐ形ベース領域
１９およびＮ＋形エミッタ領域２１が形成されたもので
あり、一方、低抵抗１６はｐ形の接合分離領域２２内の
「影領域１５および分離用ｐ影領域２０によって形成さ
れ、両者は配線層２３によって回路結続されている。な
お、分離用ｐ影領域２０はベース領域ｔ’ｔと同時に拡
散形成され、Ｎ 形抵抗領域１５およびコレクタコンタ
クト領域１８′はエミッタ領域２１と同時に拡散形成さ
れる。
ャル層１８をコレクタとし、この中に、ｐ形ベース領域
１９およびＮ＋形エミッタ領域２１が形成されたもので
あり、一方、低抵抗１６はｐ形の接合分離領域２２内の
「影領域１５および分離用ｐ影領域２０によって形成さ
れ、両者は配線層２３によって回路結続されている。な
お、分離用ｐ影領域２０はベース領域ｔ’ｔと同時に拡
散形成され、Ｎ 形抵抗領域１５およびコレクタコンタ
クト領域１８′はエミッタ領域２１と同時に拡散形成さ
れる。
この構造によれば、第１図示の寄生トランジスタ１６は
、そのコレクタ、ベースおよびエミッタを、それぞれ、
ｐ＋形領領域２２Ｎ形エピタキシャル層１８およびｐ影
領域１９によって構成されるが、コレクタのｐ＋形領領
域２２、通常、ｐ＋形基板２４に達しているので、同ｐ
”１形基板２４を通じて、接地電位に設定されることに
よって、常に非導通状態に保持される。したがって、こ
の寄生トランジスタによって、トランジスタ１０の回路
動作が乱されることはない。
、そのコレクタ、ベースおよびエミッタを、それぞれ、
ｐ＋形領領域２２Ｎ形エピタキシャル層１８およびｐ影
領域１９によって構成されるが、コレクタのｐ＋形領領
域２２、通常、ｐ＋形基板２４に達しているので、同ｐ
”１形基板２４を通じて、接地電位に設定されることに
よって、常に非導通状態に保持される。したがって、こ
の寄生トランジスタによって、トランジスタ１０の回路
動作が乱されることはない。
また、第３図では、分離用ｐ影領域２０が接合分離領域
２２内に完全に埋め込まれているが、他の実施例として
、分離用ｐ影領域２０は、接合分離領域２２に一部接し
て、それと同電位の接地電位に保持される構造であって
もよい。この場合も、寄生トランジスタ１６のコレクタ
および寄生トランジスタ１７のベースが接地電位になれ
ば、サイリスタ構造による回路動作のラッチ状態が起る
ことはない。
２２内に完全に埋め込まれているが、他の実施例として
、分離用ｐ影領域２０は、接合分離領域２２に一部接し
て、それと同電位の接地電位に保持される構造であって
もよい。この場合も、寄生トランジスタ１６のコレクタ
および寄生トランジスタ１７のベースが接地電位になれ
ば、サイリスタ構造による回路動作のラッチ状態が起る
ことはない。
第４図は、本発明の半導体集積回路が利用された直流モ
ータの速度制御系の回路図であム点線による囲いの内部
が単一半導体チップに組み込まれた集積回路部である。
ータの速度制御系の回路図であム点線による囲いの内部
が単一半導体チップに組み込まれた集積回路部である。
この回路図中、ＮＰＮ）ランジスタロ〜１ｏが本発明の
適用構造であり、抵抗１１〜１５と共に、回路定数が同
一になるように設定されたものである。また、この集積
回路部には、前記トランジスタ６〜１０および抵抗１１
〜１６のほかに、コンパレータ２６、基準電圧源２６お
よび定電流源２７を内蔵している。この速度制御系は次
のような回路動作をなすものである。
適用構造であり、抵抗１１〜１５と共に、回路定数が同
一になるように設定されたものである。また、この集積
回路部には、前記トランジスタ６〜１０および抵抗１１
〜１６のほかに、コンパレータ２６、基準電圧源２６お
よび定電流源２７を内蔵している。この速度制御系は次
のような回路動作をなすものである。
直流モータ２８の回転速度が増加する方向に変動を生じ
た場合、同直流モータ２８の逆起電圧が高くなり、コン
パレータ２５の正（＋）端子入力が低下し、同コンパレ
ータ２６の出力電圧が低下する。これにより、トランジ
スタ６〜ｔｏの各電流が減少し、この結果、直流モータ
２８の電流も減少し、その回転速度を減少する方向に制
御される。
た場合、同直流モータ２８の逆起電圧が高くなり、コン
パレータ２５の正（＋）端子入力が低下し、同コンパレ
ータ２６の出力電圧が低下する。これにより、トランジ
スタ６〜ｔｏの各電流が減少し、この結果、直流モータ
２８の電流も減少し、その回転速度を減少する方向に制
御される。
一方、直流モータ２８の回転速度が低減する方向に変動
を生じた場合には、回路に生じる逆起電圧および電流の
変動が上述の場合とは逆方向になり、その回転速度を増
す方向に制御される。なお、外付は抵抗２９および可変
抵抗３０は回転速度設定用であり、端子２，３１および
３２は集積回路の外部端子である。
を生じた場合には、回路に生じる逆起電圧および電流の
変動が上述の場合とは逆方向になり、その回転速度を増
す方向に制御される。なお、外付は抵抗２９および可変
抵抗３０は回転速度設定用であり、端子２，３１および
３２は集積回路の外部端子である。
発明の効果
本発明によれば、バーポーラ賽子、例えば、バイポーラ
トランジスタを並列に動作させるために、同トランジス
タの個々に近接してバランス抵抗を設けたものでも、寄
生トランジスタによる不安定動作要因が確実に除かれ、
しかも、集積化の際の占有面積を拡大するような設計因
子はなく、高集積化に最適である。
トランジスタを並列に動作させるために、同トランジス
タの個々に近接してバランス抵抗を設けたものでも、寄
生トランジスタによる不安定動作要因が確実に除かれ、
しかも、集積化の際の占有面積を拡大するような設計因
子はなく、高集積化に最適である。
第１図は従来例の回路図、第２図（ａ）および（ｂ）は
従来例半導体集積回路の要部平面図およびその断面図、
第３図Ｃ）および（ｂ）は末完６．７，８，９．１０・
・・・・・ＮＰＮ）ランジスタ、１１ ．１２，１３，
１４，１５・・・・・・抵抗、１８・・・・・・Ｎ形エ
ピタキシャル層、１９・・・・・・ｐ形ベース領域、２
０・・・・・・分離用ｐ影領域、２１・・・・・・・・
・Ｈ十形エミッタ領域、２２・・・・・・ｐ＋形接合分
離領域、 ２３・・・・・・配線層、２４・・・・・・
ｐ十形基板。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 （α） （ｂ）
従来例半導体集積回路の要部平面図およびその断面図、
第３図Ｃ）および（ｂ）は末完６．７，８，９．１０・
・・・・・ＮＰＮ）ランジスタ、１１ ．１２，１３，
１４，１５・・・・・・抵抗、１８・・・・・・Ｎ形エ
ピタキシャル層、１９・・・・・・ｐ形ベース領域、２
０・・・・・・分離用ｐ影領域、２１・・・・・・・・
・Ｈ十形エミッタ領域、２２・・・・・・ｐ＋形接合分
離領域、 ２３・・・・・・配線層、２４・・・・・・
ｐ十形基板。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 （α） （ｂ）
Claims (1)
- 【特許請求の範囲】 Ｏ）バイポーラ素子部周辺の接合分離領域に接した第１
の拡散領域および前記第１の拡散領域内に第２の拡散領
域をそれぞれにそなえ、前記第２の拡散領域を前記バイ
ポーラ素子に回路結続した半導体集積回路。 し）第２の拡散領域が抵抗体としてバイポーラ素子の電
極部に回路結続された特許請求の範囲第１項に記載の半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19568783A JPS6086857A (ja) | 1983-10-19 | 1983-10-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19568783A JPS6086857A (ja) | 1983-10-19 | 1983-10-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6086857A true JPS6086857A (ja) | 1985-05-16 |
Family
ID=16345326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19568783A Pending JPS6086857A (ja) | 1983-10-19 | 1983-10-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086857A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0567631A (ja) * | 1992-03-10 | 1993-03-19 | Rohm Co Ltd | 抵抗内蔵型トランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56105661A (en) * | 1980-01-29 | 1981-08-22 | Nec Corp | Semiconductor integrated circuit device |
-
1983
- 1983-10-19 JP JP19568783A patent/JPS6086857A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56105661A (en) * | 1980-01-29 | 1981-08-22 | Nec Corp | Semiconductor integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0567631A (ja) * | 1992-03-10 | 1993-03-19 | Rohm Co Ltd | 抵抗内蔵型トランジスタ |
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