JPS6076164A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6076164A JPS6076164A JP18528783A JP18528783A JPS6076164A JP S6076164 A JPS6076164 A JP S6076164A JP 18528783 A JP18528783 A JP 18528783A JP 18528783 A JP18528783 A JP 18528783A JP S6076164 A JPS6076164 A JP S6076164A
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- polycrystalline silicon
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- silicon film
- oxide film
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に大規模集積回路等の電極領域
を半導体基板内へ埋め込み、活性領域の段差をなくし得
る半導体装置に関する。
を半導体基板内へ埋め込み、活性領域の段差をなくし得
る半導体装置に関する。
従来例の構成とその問題点
大規模集積回路（以下、ＬＳＩという）、例えばＭＯ８
型ＬＳＩの製作においては、素子分離に必要なフィール
ド酸化膜と呼ばれる酸化膜を形成した後に、ゲート電極
を形成し、これをマスクとしたソース・ドレインのセル
フ７ライン形成が行なわれている。その後に、保護絶縁
膜、および電極配線層の形成が行なわれている。しかし
ながら高集積ＭＯＳノ１ｌＱＬＳＩ等においては半導体
内に作り込まれた多数の１路要素間を′電気的に接続す
るため配線が複雑化するとともに、各所で電路が父差す
る。このだめ、配線層を多層に形成することによって′
「電路の立体父差を実現して、各層の配線パターンを簡
略化する多層配線構造が採用される。
型ＬＳＩの製作においては、素子分離に必要なフィール
ド酸化膜と呼ばれる酸化膜を形成した後に、ゲート電極
を形成し、これをマスクとしたソース・ドレインのセル
フ７ライン形成が行なわれている。その後に、保護絶縁
膜、および電極配線層の形成が行なわれている。しかし
ながら高集積ＭＯＳノ１ｌＱＬＳＩ等においては半導体
内に作り込まれた多数の１路要素間を′電気的に接続す
るため配線が複雑化するとともに、各所で電路が父差す
る。このだめ、配線層を多層に形成することによって′
「電路の立体父差を実現して、各層の配線パターンを簡
略化する多層配線構造が採用される。
ところでこのような場合、０１１述のゲート電極の存在
により、この上に設けられる層間絶縁膜に段差ができ、
この段差が、後の多層配線層を形成する際に、上層のス
テソブカバレノジを悪くし、このため、回線事故が生ず
る。
により、この上に設けられる層間絶縁膜に段差ができ、
この段差が、後の多層配線層を形成する際に、上層のス
テソブカバレノジを悪くし、このため、回線事故が生ず
る。
発明の目的
本発明は、上述にみられた段差部における諸問題を解消
するものであり、ゲート電極の段差が現われないように
、平坦なゲート電極配線を有する半導体装置を提供する
ものである。
するものであり、ゲート電極の段差が現われないように
、平坦なゲート電極配線を有する半導体装置を提供する
ものである。
発明の構成
本発明は、要約するに、半導体基板表面の一部に窪み部
を有し、同窪み部に、絶縁膜を介して、前記半導体表面
の他部とｔｌぼ同じ高さに埋め合わされた電極層をそな
えたものであり、これによシ、主要表面の平坦化が実現
できる。
を有し、同窪み部に、絶縁膜を介して、前記半導体表面
の他部とｔｌぼ同じ高さに埋め合わされた電極層をそな
えたものであり、これによシ、主要表面の平坦化が実現
できる。
実施例の説明
本発明をＭＯ３型半導体装置で例示する。
まず、第１図のように半導体基板１にフィールド酸化膜
２を得る迄はよく知られた製造方法で充分である。そし
て、ヒ素もしくは、ボロンのイオン注入法で拡散層３を
形成する。ついで、周知のフォトリングラフィ技術によ
り、第２図のように、半導体基板１０表面を例えば、四
塩化炭素系ガスのプラズマエツチングで選択的に除去す
る。その後第３図のように９００″Ｃの酸素雰囲気中で
膜厚５００人程鹿の酸化膜４を形成し、この上層に、膜
厚４ｏｏＯ人、１６Ω／口の多結晶シリコン膜６を形成
する。次に、第４図のようにホトレジストパターン６を
形成する。ついで、第５図のように、フォトレジストパ
ターン６をマスクにゲート領域に予定したところ以外の
多結晶シリコン膜６をフレオン系のマイクロ波プラズマ
エリチングにより除去する。この場合、レジスト膜直下
の多結晶シリコン膜５は、プラズマエツチングの等方性
、すなわちｔｆＱ方向のエツチングにより完全に除去さ
れ、多結晶シリコン膜７が残りこれがゲート′ｔｔ極と
なる。
２を得る迄はよく知られた製造方法で充分である。そし
て、ヒ素もしくは、ボロンのイオン注入法で拡散層３を
形成する。ついで、周知のフォトリングラフィ技術によ
り、第２図のように、半導体基板１０表面を例えば、四
塩化炭素系ガスのプラズマエツチングで選択的に除去す
る。その後第３図のように９００″Ｃの酸素雰囲気中で
膜厚５００人程鹿の酸化膜４を形成し、この上層に、膜
厚４ｏｏＯ人、１６Ω／口の多結晶シリコン膜６を形成
する。次に、第４図のようにホトレジストパターン６を
形成する。ついで、第５図のように、フォトレジストパ
ターン６をマスクにゲート領域に予定したところ以外の
多結晶シリコン膜６をフレオン系のマイクロ波プラズマ
エリチングにより除去する。この場合、レジスト膜直下
の多結晶シリコン膜５は、プラズマエツチングの等方性
、すなわちｔｆＱ方向のエツチングにより完全に除去さ
れ、多結晶シリコン膜７が残りこれがゲート′ｔｔ極と
なる。
発り」の効果
ト
以上に詳しくのべたように、本発明は段差のない平坦な
ｌＩ！ｉ１．！線層を仔する。したがって、これらの上
方に、層間絶縁膜を介して多層配線を形成したときに、
上層配線の段切れが生じない。
ｌＩ！ｉ１．！線層を仔する。したがって、これらの上
方に、層間絶縁膜を介して多層配線を形成したときに、
上層配線の段切れが生じない。
第１図〜第６図は本発明の半導体装置を製造する為の１
−程断面図である。 １・・・・・半導体基板、２・・・・・・フィールド酸
化膜、３・・・・・拡散領域、４・・・・・・酸化膜、
６・・・・・・多結晶シリコン膜、６・・・・・・フォ
トレジスト、７・・・・・・ゲート′市極。 代理人の氏名 ４を埋土 中 尾 敏 男 ほか１名第
１図 ＠２図 第３図 第４図 ＠ ５ 図
−程断面図である。 １・・・・・半導体基板、２・・・・・・フィールド酸
化膜、３・・・・・拡散領域、４・・・・・・酸化膜、
６・・・・・・多結晶シリコン膜、６・・・・・・フォ
トレジスト、７・・・・・・ゲート′市極。 代理人の氏名 ４を埋土 中 尾 敏 男 ほか１名第
１図 ＠２図 第３図 第４図 ＠ ５ 図
Claims (1)
- 半導体基板表面の一部に窪み部を有し、同窪み部に、絶
縁膜を介して、前記半導体表面の他部とほぼ同じ高さに
埋め合わされた電極層をそなえた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18528783A JPS6076164A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18528783A JPS6076164A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6076164A true JPS6076164A (ja) | 1985-04-30 |
Family
ID=16168202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18528783A Pending JPS6076164A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076164A (ja) |
-
1983
- 1983-10-03 JP JP18528783A patent/JPS6076164A/ja active Pending
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