JPS606140B2 - 信号ビツト同期回路 - Google Patents
信号ビツト同期回路Info
- Publication number
- JPS606140B2 JPS606140B2 JP50063508A JP6350875A JPS606140B2 JP S606140 B2 JPS606140 B2 JP S606140B2 JP 50063508 A JP50063508 A JP 50063508A JP 6350875 A JP6350875 A JP 6350875A JP S606140 B2 JPS606140 B2 JP S606140B2
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- pulse
- output
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は連続して到来する複極信号の信号ビット同期回
路に係り、到来する信号中に含まれるノイズ、ジッター
等に影響を受けることなく、確実にビット同期タイミン
グを得ることを可能にした信号ビット同期回路を提供す
ることを目的とする。
路に係り、到来する信号中に含まれるノイズ、ジッター
等に影響を受けることなく、確実にビット同期タイミン
グを得ることを可能にした信号ビット同期回路を提供す
ることを目的とする。
以下本発明を図面に示す一実施例に基づいて説明する。
第１図は本発明で言う複極信号の波形を示す。すなわち
０ラインに対して正負の連続したパルス信号を有し、信
号“１”、“０”は正負のパルスの発生順序により表現
されている。信号“１”は正パルス→負パルスとなりト
信号“０”は員パルス→正パルスの順に連続した正負の
パルスにより意味づけられている。またこの正負パルス
に続き、同一の時間間隔の無信号状態がある。本発明に
おいては、この複極信号の１信号は、上記正負パルスか
ら成る有信号間隔と同一の時間々隔をもつ無信号間隔を
もつて、１ビット信号と定義する。従って上記正負パル
スは１ビット信号期間の１／４に相当する。第２図は信
号ビット同期回路の構成を示し、ａ，ｂは到来する信号
の入力端子を表わしている。
０ラインに対して正負の連続したパルス信号を有し、信
号“１”、“０”は正負のパルスの発生順序により表現
されている。信号“１”は正パルス→負パルスとなりト
信号“０”は員パルス→正パルスの順に連続した正負の
パルスにより意味づけられている。またこの正負パルス
に続き、同一の時間間隔の無信号状態がある。本発明に
おいては、この複極信号の１信号は、上記正負パルスか
ら成る有信号間隔と同一の時間々隔をもつ無信号間隔を
もつて、１ビット信号と定義する。従って上記正負パル
スは１ビット信号期間の１／４に相当する。第２図は信
号ビット同期回路の構成を示し、ａ，ｂは到来する信号
の入力端子を表わしている。
図にない信号源から到来する入力信号は、端子ａ，ｈか
らパルストランスＰＴを介して入力フィルタＦＬへ導か
れる。入力フィルタＦＬの回路定数を適宜値に設定する
ことにより、前記到来する入力信号に含まれるノイズお
よびジッター等が除去される。入力フィルタＦＬの出力
は受信回路ＲＥＣ，およびＲＥＣ２に入力して、有信号
時論理出力Ｒ６，およびＲ０２を出力する。この論理出
力Ｒ○，およびＲ０２は、それぞれ０ラインに対して正
側パルスおよび負側パルス受信に対応した論理出力とな
っている。ここで受信回路ＲＥＣ，およびＲＥＣ２は、
例えばテキサスインストールメント社製のＩＣ、ＳＮ７
５１０鮒等を用いて構成される。
らパルストランスＰＴを介して入力フィルタＦＬへ導か
れる。入力フィルタＦＬの回路定数を適宜値に設定する
ことにより、前記到来する入力信号に含まれるノイズお
よびジッター等が除去される。入力フィルタＦＬの出力
は受信回路ＲＥＣ，およびＲＥＣ２に入力して、有信号
時論理出力Ｒ６，およびＲ０２を出力する。この論理出
力Ｒ○，およびＲ０２は、それぞれ０ラインに対して正
側パルスおよび負側パルス受信に対応した論理出力とな
っている。ここで受信回路ＲＥＣ，およびＲＥＣ２は、
例えばテキサスインストールメント社製のＩＣ、ＳＮ７
５１０鮒等を用いて構成される。
論理出力Ｒ６，，Ｒ０２ は前記のように１８０度の位
相差のため、１パルス間隔（１ビット信号の１′４）の
時間差をもって発生しＮビットのシフト・レジスタＳＲ
，，ＳＲ２に入力する。このシフト・レジスタＳＲ，，
ＳＲ２は、１パルス間隔の１ノＮの周波数を持った図に
ないシフト・パルス８ＣＬＫにより右側にシフトされ〜
１パルス間隔の後、論理出力Ｓ６・，Ｓ０２を出力する
。前記論理出力反０，，Ｒ０２のうち、いずれか一方、
例えば論理出力Ｒ○，が“１”のとき１パルス間隔遅延
された論理出力Ｓ○，は“１”Ｓ０２は“０”となって
いる。一方このとき受信回路ＲＥＣ，，ＲＥＣ２は複極
信号の後続のパルス信号を受信して論理出力Ｒ６，，Ｒ
０２を発生し前記の場合は、論理出力Ｒ６，は“０”Ｒ
６２ は“１”となる。これら論理出力Ｓ６，，Ｓ０２
９Ｒ○，，Ｒ０２ は第２図に示すように、論理積ＡＮ
Ｄ，，ＡＮＤ２にそれぞれＳ６１，Ｒ０２，Ｓ０２，Ｒ
Ｏ・の論理式で示される信号が入力され、複極信号の極
性に応じて“１”、“０”の信号を出力する。
相差のため、１パルス間隔（１ビット信号の１′４）の
時間差をもって発生しＮビットのシフト・レジスタＳＲ
，，ＳＲ２に入力する。このシフト・レジスタＳＲ，，
ＳＲ２は、１パルス間隔の１ノＮの周波数を持った図に
ないシフト・パルス８ＣＬＫにより右側にシフトされ〜
１パルス間隔の後、論理出力Ｓ６・，Ｓ０２を出力する
。前記論理出力反０，，Ｒ０２のうち、いずれか一方、
例えば論理出力Ｒ○，が“１”のとき１パルス間隔遅延
された論理出力Ｓ○，は“１”Ｓ０２は“０”となって
いる。一方このとき受信回路ＲＥＣ，，ＲＥＣ２は複極
信号の後続のパルス信号を受信して論理出力Ｒ６，，Ｒ
０２を発生し前記の場合は、論理出力Ｒ６，は“０”Ｒ
６２ は“１”となる。これら論理出力Ｓ６，，Ｓ０２
９Ｒ○，，Ｒ０２ は第２図に示すように、論理積ＡＮ
Ｄ，，ＡＮＤ２にそれぞれＳ６１，Ｒ０２，Ｓ０２，Ｒ
Ｏ・の論理式で示される信号が入力され、複極信号の極
性に応じて“１”、“０”の信号を出力する。
信号値“１”受信時、“１”パルス間隔遅延後、論理出
力Ｓ６，，Ｒ０２がアクティブとなり〜 したがって論
理横回路ＡＮＤ，出力はアクティブとなる。又逆に信号
値“０”受信時、１パルス間隔遅延後、論理出力Ｓ０２
およびＲ○，がアクティブとなり、したがって論理債回
路ＡＮＤ２出力はアクティブとなる。以上のように信号
極性４‘１”、“０”に応じて、論理積回路ＡＮＤ，出
力アクティブ「 およびＡＮＤ２出力アクティブと各々
、状態が変化する。論理積回路ＡＮＤ，又はＡＮＤ２の
出力がアクティブになると、これを検出してビット同期
タイミング回路ＲＯＴが起動される。ビット同期タイミ
ング回路ＲＯＴは、論理種回路ＡＮ，，ＡＮ２出力のア
クティブ状態をカウントして、ビット同期サンプリング
・パルスＲＣＬＫを発生する。論理積回路ＡＮＤ，，Ａ
ＮＤ２が設定時間内アクティブを保たないときは、ビッ
ト同期サンプリング・パルスＲＣＬＫは発生せず、有信
号受信とは見なさない。このビット同期サンプリング・
パルスＲＣＬＫ発生タイミングは、デジタル的に簡単に
設定することができ、最も確実なビット同期サンプリン
グ・タイミングを設定することができる。この動作は１
ビット受信毎に最初のステップから実行する。
力Ｓ６，，Ｒ０２がアクティブとなり〜 したがって論
理横回路ＡＮＤ，出力はアクティブとなる。又逆に信号
値“０”受信時、１パルス間隔遅延後、論理出力Ｓ０２
およびＲ○，がアクティブとなり、したがって論理債回
路ＡＮＤ２出力はアクティブとなる。以上のように信号
極性４‘１”、“０”に応じて、論理積回路ＡＮＤ，出
力アクティブ「 およびＡＮＤ２出力アクティブと各々
、状態が変化する。論理積回路ＡＮＤ，又はＡＮＤ２の
出力がアクティブになると、これを検出してビット同期
タイミング回路ＲＯＴが起動される。ビット同期タイミ
ング回路ＲＯＴは、論理種回路ＡＮ，，ＡＮ２出力のア
クティブ状態をカウントして、ビット同期サンプリング
・パルスＲＣＬＫを発生する。論理積回路ＡＮＤ，，Ａ
ＮＤ２が設定時間内アクティブを保たないときは、ビッ
ト同期サンプリング・パルスＲＣＬＫは発生せず、有信
号受信とは見なさない。このビット同期サンプリング・
パルスＲＣＬＫ発生タイミングは、デジタル的に簡単に
設定することができ、最も確実なビット同期サンプリン
グ・タイミングを設定することができる。この動作は１
ビット受信毎に最初のステップから実行する。
したがって従来、直列ビット同期回路において用いられ
たスタート・ストップ式の同期方式（スタートビットを
検出し、その時点からカウンタを動作させ、ビット同期
タイミング・パルスを発生させト全ビット終了まで始め
の１ビット受信時のカウンタによるビット同期タイミン
グ。パルスによるサンプリング）に比べ次の特徴を有す
る。すなわち受信するビットが多くなるとき発生するタ
イミングＧジッタ（タイミングの累積によるずれ）の影
響を全た〈受けないビット同期回路を提供することが可
能となる。第３図は本発明の信号ビット同期回路の前記
動作における各部の波形を示すものである。
たスタート・ストップ式の同期方式（スタートビットを
検出し、その時点からカウンタを動作させ、ビット同期
タイミング・パルスを発生させト全ビット終了まで始め
の１ビット受信時のカウンタによるビット同期タイミン
グ。パルスによるサンプリング）に比べ次の特徴を有す
る。すなわち受信するビットが多くなるとき発生するタ
イミングＧジッタ（タイミングの累積によるずれ）の影
響を全た〈受けないビット同期回路を提供することが可
能となる。第３図は本発明の信号ビット同期回路の前記
動作における各部の波形を示すものである。
すなわち３−ａは送信機の理想的出力波形であり〜 ３
一ｂは受信端ａ，ｂの到来入力波形を示す。３−ｃ，
３−ｄは受信回路ＲＥＣ，？ＲＥＣ２入力電圧波形を示
す。
一ｂは受信端ａ，ｂの到来入力波形を示す。３−ｃ，
３−ｄは受信回路ＲＥＣ，？ＲＥＣ２入力電圧波形を示
す。
３一ｅ，３−ｆは受信回路ＲＥＣ，，ＲＥＣ２の論理出
力Ｒ６，，Ｒ０２ を示す。
力Ｒ６，，Ｒ０２ を示す。
３−ｇ，３ｈはシフトレジスタＳＲ，，ＳＲ２の論理出
力Ｓ○，，Ｓ０２を示す。
力Ｓ○，，Ｓ０２を示す。
３−ｉ，３−ｊは論理積回路ＡＮＤ．，ＡＮＤ２の出力
波形であり「 ３−ｋはビット同期タイミングパルスＰ
ＣＬＫを示すものである。
波形であり「 ３−ｋはビット同期タイミングパルスＰ
ＣＬＫを示すものである。
また３ーーは前記図にないシフト。レジスタ。シフトＧ
パルスＢＣＬＫを示すものである。以上のように本発明
は、到来する複極信号の受信部出力を、あらかじめ設定
した長さのシフト・レジスタへ導く事により「１パルス
信号間隔遅延させ、続くパルス信号の受信部出力との論
理積をとることにより信号受信を検出し、複雑な調整を
必要とせずに、最も確実なビット同期タイミングを発生
することのできる信号ビット同期回路を提供できる。
パルスＢＣＬＫを示すものである。以上のように本発明
は、到来する複極信号の受信部出力を、あらかじめ設定
した長さのシフト・レジスタへ導く事により「１パルス
信号間隔遅延させ、続くパルス信号の受信部出力との論
理積をとることにより信号受信を検出し、複雑な調整を
必要とせずに、最も確実なビット同期タイミングを発生
することのできる信号ビット同期回路を提供できる。
図面は本発明の−実施例を示し、第１図は複極信号の波
形図、第２図は信号ビット同期回路のブロック図「第３
図は第２図の各部の波形図である。 ａ分 ｂ……受信端ｔＰＴ・…・・パルストランス「Ｒ
○，，Ｒ０２，Ｓ０，，Ｓ０２…・・・論理出力、ＲＣ
ＬＫ・…・・ビット同期サンプリング・パルス。 オ／図オ２図汁３図
形図、第２図は信号ビット同期回路のブロック図「第３
図は第２図の各部の波形図である。 ａ分 ｂ……受信端ｔＰＴ・…・・パルストランス「Ｒ
○，，Ｒ０２，Ｓ０，，Ｓ０２…・・・論理出力、ＲＣ
ＬＫ・…・・ビット同期サンプリング・パルス。 オ／図オ２図汁３図
Claims (1)
- １ 正負の連続したパルス信号を有しこのパルス信号の
発生の順序によりビツト信号の“１”、“０”を表わす
直列データ伝送の複極信号の受信、再生において、前記
パルス信号の正負に応じた第１、第２の受信パルスを出
力する受信回路、前記第１、第２の受信パルスをそれぞ
れ入力とする第１、第２のシフトレジスタ、前記第１の
シフトレジスタの出力と前記第２の受信パルスの論理積
信号を得る第１のアンド回路、前記第２のシフトレジス
タの出力と前記第１の受信パルスの論理積信号を得る第
２のアンド回路、前記第１、第２のアンド回路の出力信
号に同期したクロツクパルスを出力するタイミング同期
発生回路、前記第１、第２のアンド回路の出力信号がデ
ータとして入力され前記クロツクパルスにより前記デー
タを読み込む受信データ読込回路を備えたことを特徴と
する信号ビツト同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50063508A JPS606140B2 (ja) | 1975-05-29 | 1975-05-29 | 信号ビツト同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50063508A JPS606140B2 (ja) | 1975-05-29 | 1975-05-29 | 信号ビツト同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51139756A JPS51139756A (en) | 1976-12-02 |
| JPS606140B2 true JPS606140B2 (ja) | 1985-02-15 |
Family
ID=13231227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50063508A Expired JPS606140B2 (ja) | 1975-05-29 | 1975-05-29 | 信号ビツト同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS606140B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131244A (ja) * | 1985-12-03 | 1987-06-13 | Ricoh Co Ltd | 複写機 |
-
1975
- 1975-05-29 JP JP50063508A patent/JPS606140B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62131244A (ja) * | 1985-12-03 | 1987-06-13 | Ricoh Co Ltd | 複写機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51139756A (en) | 1976-12-02 |
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