JPS6038031B2 - 半導体装置の製法 - Google Patents

Description

【発明の詳細な説明】 本発明はデプレッション型ＭＩＳ電界効果トランジスタ
（以下Ｄトランジスタと称す）とェンハンスメント型Ｍ
ＩＳ電界効果トランジスタ（以下Ｅトランジスタと称す
〉とを含み、Ｄトランジスタのゲートとソース及びドレ
ィンの一方とがＥトランジスタのソース及びドレィンの
一方に接続されてなる構成を有する半導体装置の製法の
改良に関する。

斯種半導体装置は、等価回路でみて第１図に示す如きＤ
トランジスタＱＩのゲートと例えばソースとがＥトラン
ジスタＱ２のドレィンに接続されてなる構成を有するも
、今ＤトランジスタＱＩの例えばドレィンを電源端子１
に、ＥトランジスタＱ２の例えばソースを接地に夫々接
続し、而してＥトランジスタＱ２のゲートより入力線２
を介して論理入力を供給すれば、ＥトランジスタＱ２が
その論理入力に応じて、ＤトランジスタＱＩを負荷とし
てスイッチング動作をなし、これによりＤトランジスタ
ＱＩのゲート及びソースとＥトランジスタＱ２のドレィ
ンとの接続中点より導出せる出力線３よりそのスイッチ
ング動作に応じて論理出力が得られるものである。

この場合スイッチング動作がＥトランジスタでなされ、
又負荷がＤトランジスタでなることにより、論理出力の
論理入力に対する応答速度が十分高いものとして得られ
ると予期されているものである。所で斯種半導体装置と
して従来、、第２図に示す如く、例えばＰ型シリコンで
なるＰ型半導体基板２１の上面上に例えば長方形の窓２
３を有する絶縁層２４が形成され、基板２１の窓２３に
臨む領域内の上面側にＰ＋領域２５及び２６が形成され
、領域２５：及び２６内の上面側に夫夫Ｎ型領域２７及
び２８；２９及び３０が形成され、基板２１の領域２５
及び２６間の領域の上面側に領域２５，２６，２８及び
２９と連接してＮ型領域３１が形成され、基板２１の領
域２５を挟んだ領域３１個とは反対側の領域の上面側に
領域２５及び２７と連接しＮ型領域３２が形成され、基
板２１の領域２６を挟んだ領域３１側とは反対側の領域
の上面側に領域２６及び３０と連接してＮ型領域３３が
形成され、領域２５の上面上の領域２７及び２８間の領
域、及び領域２６の上面上の領域２９及び３０の領域に
夫々延長して絶縁層３４、及び３５が形成され、領域３
１，３２、及び３３上に夫々延長して領域３１，３２、
及び３３を夫々臨ませる窓３６，３７、及び３８を有す
る絶縁層３９，４０、及び４１が形成され、絶縁層３９
，４０、及び４１上に夫々延長し且領域３１，３２、及
び３３に夫々連結して電極４２，４３、及び４４が形成
され、絶縁層３４上に領域２５の領域２７及び２８間の
領域に対向し且電極４２と連結して電極４５が形成され
、絶縁層３５上に領域２６の領域２９及び３０間の領域
に対向して電極４６が形成され、而して領域２７及び３
２、及び２８及び３１を夫々ドレィン、及びソース領域
、領域２５をチャンネル領域、絶縁層３４をゲート絶縁
層、電極４５をゲート電極、電極４３及び４２を夫々ド
レィン及びソ−ス電極とせるＤトランジスタＱＩが構成
され、且領域２９及び３１、及び３０及び３３を夫々ド
レィン、及びソース領域、領域２６をチャンネル領域、
絶縁層３５をゲート絶縁層、電極４６をゲート電極、電
極４２及び４４を夫夫ドレィン及びソース電極とせるＥ
トランジスタＱ２が構成されてなるものが提案されてい
る。

然し乍ら斯る半導体装置の場合、領域２７〜３川こ直接
電極が連結されていないので、それ等領域２７〜３０の
深さを比較的小〈することが出釆、この為領域２５の領
域２７及び２８間、及び領域２６の領域２９及び３０間
の長さによって夫々実質的に決められるゲート長を十分
小とし得、従って之に応じて電極４５及び４６の領域２
５及ぼ２６への夫々の対向面積を小とし得、依ってトラ
ンジスタＱＩ及びＱ２のゲート容量を小とし得るも、電
極４２，４３及び４４の夫々連結される領域３１，３２
及び３３を要すると共にそれ等の深さを比較的大とする
を要し、この為トランジスタＱＩ及びＱ２のソース及び
ドレィンに附帯する寄生容量が比較的大きくなり、この
為第１図にて上述せる如くに論理入力に対する論理出力
を得るものとした場合、その論理入力に対する論理出力
の応答速度が十分高いものとして得られることが予期さ
れているにも拘らず、それが十分満足し得るものとして
得られないという欠点を有していた。

又第２図にて上述せる半導体装置の製法として従来、以
下述べる製法が提案されている。

即ち第１図との対応部分には同一符号を附して説明する
も、予め得られた例えばＰ型シリコンでなるＰ型の半導
体基板２１上に、第５図Ａに示す如く、例えばＣＶＤ法
によって例えばＳｊ０２である絶縁層５１を形成する。

次に第５図Ｂに示す如く例えばフオトェッチング法によ
って窓５２，５３及び５４を穿設してなる絶縁層５１に
よる絶縁層５５を形成し、次でこの絶縁層５５をマスク
とせるＮ型不純物の拡散処理により基板２１の絶縁層５
５下以外の領域貝０ち窓５２，５３及び５４に臨む領域
の上面側にＮ型領域３２，３１及び３３を形成する。次
に第３図Ｃに示す如く、例えばフオトェッチング法によ
って絶縁層５５の窓５２及び５３間、及び５３及び５４
間の領域を除去して窓２３の穿設されてなる絶縁層５５
による絶縁層２４を形成し、次で例えば熱酸化処理をな
し、基板２１の絶縁層２４下以外の領域の王面倒に例え
ばＳｉ０２でなる絶縁層５８を形成する。

次に第３図Ｄに示す如く、例えばフオトェツチング法に
よって領域３１，３２及び３３上に夫々延長せる絶縁層
５８による絶縁層３９，４０及び４１を形成し、次で例
えば熱酸化により基板２１の上面の絶縁層３９及び４０
間、及び３９及び４１間の領域に例えばＳｉ０２である
薄い絶縁層３４及び３５を形成する。

次に第３図Ｅに示す如く例えばＰ型不純物イオンの打込
処理により基板２１の絶縁層３４及び３５下の領域の上
面側に夫々領域３２及び３１、及び３１及び３３に連接
せるＰ＋型領域２５、及び２６を形成する。

次に第３図Ｆに示す如く、絶縁層３９，４０及び４１に
夫々窓３６，３７及び３８を穿設し、次で蒸着手段によ
って絶縁層２４，３９〜４１，３４及び３５上、及び窓
３６〜３８内に延長せる例えばＡＩでなる導電性層を形
成し、次でその導電性層に対するフオトェッチング処理
により領域３２，３１及び３３に夫々連接せる電極４３
，４２及び４４、及び絶縁層３４及び３５上に延長せる
電極４５及び４６（但し電極４５は電極４２と連接して
いる）を形成する。

次に第１図に示す如く、電極４５及び４６をマスクとせ
るＮ型不純物イオンの打込処理によって、領域２６内に
領域３２及び３１に夫々連接せるＮ型領域２７及び２８
を形成すると共に領域２６内に領域３１及び３３に夫々
連接せるＮ型領域２９及び３０を形成し、斯くて第１図
に示す目的とする半導体装置を得る。

以上で第１図にて上述せる半導体装置の従来提案されて
いる製法が明らかとなったが、斯る製法による場合、基
板２１内に領域３１，３２及び３３を形成し、そしてそ
れ等領域３１，３２及び３３に夫々直接電極４２，４３
及び４４を連結する様になしているので、領域３１〜３
３の深さ及び面積が大となって基板２１及び領域３１〜
３３間の容量が大となって得られ、この為得られる半導
体装置を第１図にて上述せる如くに使用した場合、その
動作が予期せぬ応答速度を十分満足せるものとして得ら
れないという欠点を有していた。

依って本発明は前述せる欠点のない新規な斯種半導体装
贋の製法を提供せしとするものである。先づ半導体装置
の一例を述べるに、第４図Ａ及びＢを伴なつて本発明の
製法の一例により得られる例えばＰ型シリコンであるＰ
型半導体基板６１の上面側に例えば長方形の窓６２を有
するＳｉ０２である絶縁層６３が形成され、又絶縁層６
３及基板６１上に上方よりみて窓６２を横切って延長せ
る例えば長方形の窓６４及び６５を有する絶縁層６６が
形成されている。この場合窓６４の内周面の上方よりみ
て窓６２の相対向する内面間に延長せる２つの部が第１
及び第２の側面部６４ａと６４ｂと称され、窓６５の同
様の部が第３及び第４の側面部６５ａ及び６５ｂと称さ
れる。又絶縁層６６は絶縁層６３よりこれと一体に基板
６１上に延長せるＳ言０２でなる絶縁層６７と、絶縁層
６３及び６７上に延長せる例えばＡＩ２０３でなる絶縁
層６８と、絶縁層６８上に延長せる例えばＳｉが４であ
る絶縁層６９と、絶縁層６９上に延長せる例えばＳｉ０
２である絶縁層７０とよりなる。又絶縁層６３及び基板
３１上に窓６４：及び６５内に於て夫々上方よりみて窓
６２を横切って側面部６４ａ及び６４ｂ；及び６５ａ及
び６５ｂと近接対向して延長せる細長い絶縁層７１ａ及
び７１ｂ；及び７２ａ及び７２ｂが形成されている。

この場合絶縁層７１ａ及び７１ｂ、及び７２ａ及び７２
ｂは夫々絶縁層６７，６８及び６９と同じ材料でなる絶
縁層７３，７４及び７５がそれ等の順を以つて積層され
てなる構成を有する。更に絶縁層６６上に側面部６４ａ
及び６５ｂ上を夫々通って基板６１の上面に連結して延
長せる、Ｎ型不純物を含む例えば多結晶シリコンでなる
多結晶半導体層８１及び８３が形成これている。

この場合層８１；及び８３は夫々側面部６４ａ及び絶縁
層７１ａ間；及び側面部６５ｂ及び絶縁層７２ｂ間に延
長し、従って基板６１に細長い長方形を以つて連接して
いるものである。又絶縁層６６上に側面部６４ｂ及び６
５ａ上を夫々通って基板６１の上面に連接して延長せる
、多結晶半導体層８１及び８３と同様の多結晶半導体層
８２が形成されている。この場合層８２は側面部６４ｂ
及び絶縁層７１ｂ間、及び側面部６５ａ及び絶縁層７２
ａ間に延長し、従って基板６１に２つの細長い長方形を
以つて連接しているものである。又層８１，８２及び８
３の外表面上に多結晶シリコンの酸化により形成された
絶縁層８４，８５及び８６が形成されている。一方基板
６１内の、層８１；８２；及び８３がこの基板６１に連
接せる領域下に、層８１：８２；及び８３に含まれてい
たＮ型不純物の導入により形成されたＮ型半導体領域９
１：９２及び９３；及び９４が形成されている。

又基板６１の領域９１及び９２間：及び９３及び９４間
の領域の上面側に夫々領域９１及び９２：及び９３及び
９４と連接してＰ＋型半導体領域９５：及び９６が形成
され、更に基板６１の上面上の領域９１及び９２間；及
び９３及び９４間の領域上に夫々例えばＳｉ０２でなる
絶縁層９７：及び９８が夫々絶縁層７１ａ及び７１ｂ：
及び７２ａ及び７２ｂと連接して形成されている。

但しこの場合領域９５及び９６は、領域９５が所謂デプ
レッション型チャンネル領域として機能すべく、領域９
６が所謂ェンハンスメント型チャンネル領域として機熊
すべく、互に異なる表面不純物濃度を以つて形成されて
いるものである。更に基板６１内に絶縁層６３下に沿っ
てＰ＋型半導体領域９９が形成されている。

又上述せる絶縁層８４，８５及び８６に夫々窓１００，
１０１及び１０２が穿設され、而して之等窓１００，１
０１及び１０２を通じて夫々絶縁層８４，８５及び８６
上に夫々延長せる電極１２０，１２１及び１２２が夫々
層８１，８２及び８３に連結され、一方絶縁層９７上に
絶縁層８４及び８５上に延長し且電極１２１と連結せる
電極１２３が附され、又絶縁層９８上に絶縁層８５及び
８６上に延長せる電極１２４が附されている。以上が本
発明の製法により得られる半導体装置の一例構成である
が、斯る構成によれば、領域９１及び９２を夫々ドレィ
ン及びソース領域、基板６１の領９１及び９２間就中領
域９５をデプレッション型チャンネル領域、層８１及び
８２を夫々ドレィン及びソース引出し用電極、絶縁層９
７をゲート絶縁層、電極１２０，１２１及び１２３を夫
々ドレィン、ソース及びゲート電極としてＤトランジス
タＱＩを構成し、又領域９３及び９４を夫々ドレィン及
びソース領域、基板６１の領域９３及び９４間就中領域
９６をェンハンスメント型チャンネル領域、層８２及び
８３を夫々ドレィン及びソース引出し用電極、絶縁層９
８をゲート絶縁層く電極１２１，１２２及び１２４を夫
々ドレィン、ソース及びゲート電極としてＥトランジス
タＱ２を構成し、但しこの場合ＤトランジスタＱＩのゲ
ート電極及びソース電極とＥトランジスタＱ２のドレィ
ン電極とが、電極１２１及び１２３が互に連結されてい
ることにより互に接続されてなる構成を有し、又絶縁層
６６が絶縁層６３を含んでフィールド絶縁層を構成し、
更に絶縁層８４，８５及び８６が電極１２０；１２１及
び１２２を互に電気的に分離する絶縁層を構成している
ものである。

所で斯る半導体装置の一例構成に於ては、Ｄトランジス
タＱＩのドレィン及びソース電極とそての電極１２０及
び１２１：及びＥトランジスタＱ２のドレィン及びソー
ス電極として電極１２１及び１２２が夫々直接Ｄトラン
ジスタＱＩのドレィン及びソース領域としての領域９１
及び９２：及びＥトランジスタＱ２のドレィン及びソー
ス領域としての領域９３及び９４に連接されて居らず夫
々層８１及び８２：及び８２及び８３を介して連結され
、一方層８１，８２及び８３の基板３１の上面上への連
接面積はこれを十分４・とし得るので、領域９１〜９４
の深さ及び面積を十分小とし得、この為基板６１と領域
９１〜９４の夫々との間の接合容量が十分小なるものと
して得られるものである。

又領域９９は所謂チャンネルカット領域としての作用を
呈するものであるが、その僅かな領域のみが領域９１〜
９４に連接している丈けであるので、領域９９と領域９
１〜９４の夫々との間の接合容量は無視し得る如く小で
ある。従って第４図にて上述せる本発明による半導体装
置の一例構成によれば、そのＤトランジスタ及びＥトラ
ンジスタが共に良好な高周波特性を呈し、この為第１図
にて上述せる如くに使用した場合論理入力に対する論理
出力の応答速度が予期せる十分満足な大なる値で得られ
るものである。又上述せる如く領域９１〜９４の深さ及
び面積を十分小とし得るので全体の半導体装置をより小
型密実化し得る等の大なる特徴を有するものである。次
に第５図にて上述せる半導体装置の一例を得る為の本発
明による製法の一例を以下述べよう。

第４図との対応部分には同一符号を附して説明するも、
予め得られた例えばＰ型シルコンでなるＰ型半導体基板
６１上に第５図Ａに示す如く例えばＳｉ０２である絶縁
層１３１及び例えばＳｉ３Ｎ４でな絶縁層１３２をそれ
等の順に附す。次に第５図Ｂ及び８に示す如く「絶縁層
１３２に対するフオトェッチング処理によって例えば長
方形の絶縁層１３２によるマスク層１３３を形成し、次
でマスク層１３４をマスクとせる絶縁層１３１に対する
エッチング処理によってマスク層１３３下の絶縁層１３
１による絶縁層１３４を形成し、次でマスク層１３３及
び絶縁層１３４をマス．クとせるＰ型不純物イオンの打
込処理をなして基板６１のマスク層１３３及び絶縁層１
３４下以外の領域の上面側にイオン打込領域１３５を形
成する。次に第５図Ｃに示す如く、マスク層１３３をマ
スクとせる熱酸化処理をなして基板６１のマスク層１３
３下以外の領域の上面側に基板６１の材料の酸化されて
なる絶縁層６３（この場合Ｓｉ０２でなる）を形成する
（この場合絶縁層１３４は絶縁層６３の窓６２内にこの
絶縁層６３と連接して延長せるものとなる）と共にこの
絶縁層６３下に沿ってイオン打込領域１３５に含まれて
いたＰ型不純物イオンの活性化によるＰ＋型領域９９を
形成する。

次にマスク層１３３を除去して后第５図Ｄに示す如く、
絶縁層６３及び１３４上に延長して例えばＮ２０３であ
る絶縁層１３８、例えばＳｉ３Ｎ４でなる絶縁層１３９
、例えばＳｉ０２でなる絶縁層１４０、Ｎ型不純物を含
む例えば多結晶シリコンでなる多結晶半導体層１ ４
１及び例えばＳｊ０２でなる絶縁層１４２をそれ等の順
にそれ自体は公知の種々の方法で形成する。

次に絶縁層１４１に対する例えばフオトェッチング処理
をなして、第５図Ｅ及び８に示す如く、上方よりみて窓
６２従って絶縁層１３４の相対向する２辺を横切って延
長せる細長い長方体の２つの窓１４３及び１４４を穿設
してなる絶縁層１４２によるマスク層１４５を形成する
。

次にマスク層１４５をマスクとせる多結晶半導体層１４
１に対するエッチング処理により、第５図Ｆに示す如く
マスク層１４５下以外の領域の除去されてなるマスク層
１４５の窓１４３及び１４４下の位置に夫々窓１４３及
び１４４と略々同じ大いさの窓１４６及び１４７を有す
る多結晶半導体層１４１による多結晶半導体層１４８を
形成し、次でマスク層１４５を除去し、次で層１４８を
マスクとせる絶縁層１４川こ対するエッチング処理によ
り、層１４８の窓１４６及び１４７下の位置に夫々窓１
４６及び１４７より１周り大なる窓１４９及び１５０を
有する絶縁層１４川こよる絶縁層１５１を形成する。

次に第５図Ｇに示す如く、層１４８及び絶縁層１３９の
窓１４６及び１４７内に臨む領域上に延長せる例えばシ
リコンであるマスク層１５２を例えば蒸着手段によって
形成する。

次に第５図印こ示す如く、マスク層１５２をマスクとせ
る絶縁層１３９，１３８及び１３４に対するエッチング
処理をなして窓１４９及び１５０内に夫々臨んで上方よ
りみて窓１４９及び１５０の内周面に沿って延長せる環
状の窓１６０及び１６１の穿設されてなる絶縁層１３９
，１３８及び１３４による絶縁層１６２を形成する。

尚この場合絶縁層１６２の窓１６０及び１６１にて隔て
られた外側の領域と絶縁層１５１とによって第４図にて
上述せる絶縁層６７，６８，６９及び７０よりなる絶縁
層６６が形成され、又その絶縁層６６に相対向する側面
部６４ａ及び６４ｂ；及び６５ａ及び６５ｂが形成され
ているものである。次に第５図１に示す如くマスク層１
５２上、窓１４９及び１５０、及び１６０及び１６１内
に延長せるＮ型不純物を含む例えば多結晶シリコンであ
る多結晶半導体層１６３を形成する。次に第５図Ｊ及び
Ｊ′に示す如く、層１６３及び１５２に対する例えばイ
オンミリング処理によって層１６３の層１５２上の領域
、及び層１５２を除去し、而して層１６３の窓１６０及
び１６１内の領域とそれ等上の領域とこれが連接せる層
１４８とによる多結晶半導体層を形成し、次でその多結
晶半導体層に対する選択的エッチング処理によりその多
結晶半導体層による窓１６０の窓１６１側とは反対側の
部内に延長せる多結晶半導体層１７１、窓１６０の窓１
６１側の部及び窓１６１の窓１６０側の部内に延長せる
多結晶半導体層１７２、及び窓１６１の窓１６０側とは
反対側の部内に延長せる多結晶半導体層１７３を互に分
離して形成する。

次に絶縁層１６２をマスクとせる熱酸化処理をなして、
多結晶半導体層１７１，１７２及び１７３の外表面側を
酸化し、結局第５図Ｋに示す如く多結晶半導体層１７１
，１７２及び１７３の外表面側の領域による絶縁層８４
，８５及び８６と外表面側以外の領域による多結晶半導
体層８１，８２及び８３とを形成すると共に多結晶半導
体層８１：８２；及び８３に含まれているＮ型不純物を
それ等層８１：８２：及び８３が接している基板６１の
表面側よりその基板６１内に導入してその基板６１内に
Ｎ型領域９１，９２及び９３：及び９４を形成する。

次に第５図Ｌに示す如く、絶縁層８４，８５及び８６を
マスクとせる絶縁層１６２に対するエッチング処理によ
り、絶縁層８４：８５：及び８６下の領域の絶縁層１６
２による絶縁層７１ａ；７１ｂ及び７２ａ；及び７２ｂ
を形成し、基板６１の上面の絶縁層１６２の除去された
領域を外部に露呈せしめ、次で例えば熱酸化処理をなし
て基板６１の上面の外部に露呈せる領域に薄いＳｉ０２
である絶縁層９７及び９８を形成する。

次に第５図Ｍに示す如くＰ型不純物イオンの打込処理を
なして基板６１の絶縁層９７：及び９８下の領域の上面
側に夫々領域９１及び９２間；及び９３及び９４間に延
長せるＰ＋型領域９５；及び９６を形成する。

この場合領域９５を得て后その領域９５内のみにイオン
打込により僅かにＮ型不純物を導入せしめ、依って領域
９５及び９６を夫々デプレッション用及びェンハンスメ
ント用領域になさしめる。次に第５図Ｎに示す如くフオ
トェッチング処理をなして絶縁層８４，８５及び８６に
夫々窓１００，１０１及び１０２を穿設し、次で例えば
蒸着により絶縁層８４，８５，８６，９７及び９８上、
及び窓１００，１０１及び１０２内に延長せる導電性層
を形成し、次でその導電性層に対するフオトェッチング
処理をなして第４図に示す如く多結晶半導体層８１，８
２及び８３に夫々連結せる電極１２０，１２０及び１２
２、絶縁層９７上に附されて絶縁層７１ａ，７１ｂ，８
４及び８５上に延長し且電極１２１に連結せる電極１２
３、及び絶縁層９８上に附されて絶縁層７２ａ，７２ｂ
，８５及び８６上に延長せる電極１２４を形成し、斯く
て第４図にて上述せる目的とせるトランジスタを得る。

以上が本発明の製法の一例であるが、斯る製法によれば
第４図にて上述せる濠れた半導体装置が第３図にて上述
せる欠点を伴うことないこ容易に得られる等の大なる特
徴を有するものである。

尚上述に於ては本発明の一例を示したに留まり、例えば
上述せる本発明に於て「Ｐ型」及び「Ｎ型」を夫々「Ｎ
型」及び「Ｐ型」と読み替えたものとすることも出来、
又絶縁層６８を省略せるものとすることも出釆る等、本
発明の精神を脱することなしに種々の変型変更をなし得
るであるつ。

【図面の簡単な説明】

第１図は従来の半導体装置及び本発明の製法により得ら
れる半導体装置の一例の説明に供するそれ等の等価回路
を示す図、第２図は従来の半導体装置を示す略線的断面
図、第３図Ａ〜Ｆは第２図に示す半導体装置の製法を示
す順次の工程に於ける略線的断面図、第４図Ａ及びＢは
本発明の製法により得られる半導体装置の一例を示す略
線的平面図及びその横断面図、第５図Ａ〜Ｎ‘ま第４図
Ａ及びＢに示す半導体装置の一例を得る為の本発明によ
る半導体装置の製法の一例を示す順次の工程に於けける
略線的断面図、第５図Ｂ′，Ｅ′及びＪ′は夫々第５図
Ｂ，Ｅ及びＪに示す略線的断面図が得られる工程での略
線的平面図である。 図中６１は半導体基板、６２は窓、６３，６６，６７〜
７０，７１ａ，７１ｂ，７２ａ，７２ｂ，７３〜７５は
絶縁層、６４ａ，６４ｂ，６５ａ，６５ｂは側面部、８
１，８２及び８３は多結晶半導体層、８４〜８６，９７
，９８は絶縁層、９１〜９６，９９は半導体領域、１０
０，１０１及び１０２は窓、１２０，１２１，１２２及
び１２３は電極を夫々示す。 第１図 第２図 第３図 第４図 第３図 第４図 第５図 第５図 第５図 第５図

Claims (1)

【特許請求の範囲】
1. １ 第１の導電型を有する半導体基板の上面上に第１の
   マスク層を形成する工程と、上記半導体基板に対する上
   記第１のマスク層をマスクとせる酸化処理により上記半
   導体基板の上面上の上記第１のマスク層下の第１の領域
   以外の領域に第１の絶縁層を形成する工程と、上記第１
   のマスク層を除去して后上記第１の絶縁層及び上記第１
   の領域上に延長せる第２の絶縁層、第３の絶縁層、及び
   第２の導電型を与える不純物を含む第１の多結晶半導体
   層をそれ等の順に形成する工程と、上記第１の多結晶半
   導体層に対する選択的エツチング処理により上方よりみ
   て上記第１の領域を横切つて延長せる第１及び第２の窓
   を穿設せる上記第１の多結晶半導体層による第２の多結
   晶半導体層を形成する工程と、上記第３の絶縁層に対す
   る上記第２の多結晶半導体層をマスクとせるエツチング
   処理により上記第１及び第２の窓下の位置に夫々当該第
   １及び第２の窓に比し一周り大なる第３及び第４の窓を
   穿設する上記第３の絶縁層による第４の絶縁層を形成す
   る工程と、上記第２の多結晶半導体層の外表面上及び上
   記第２の絶縁層の上面上の上記第３及び第４の窓に臨む
   領域上に延長せる第２のマスク層を形成する工程と、上
   記第２の絶縁層に対する上記第２のマスク層をマスクと
   せるエツチング処理により上記第３及び第４の窓内に夫
   々臨んで上方よりみて上記第３及び第４の窓の内周面に
   夫々沿つて延長せる環状の第５及び第６の窓の穿設され
   てなる上記第２の絶縁層による第５の絶縁層を形成する
   ことを含んで上記第１の領域の上方よりみて夫々上記第
   ５；第６の窓下の領域の局部的な第２及び第３；第４及
   び第５の領域を露呈せしめる工程と、上記第２の多結晶
   半導体層の外表面上及び上記第３、第４、第５及び第６
   の窓内に延長し、且上記第２、第３、第４及び第５の領
   域に連接せる第２の導電型を与える不純物を含む第３の
   多結晶半導体層を形成する工程と、上記第３の多結晶半
   導体層に対するその上方よりの除去処理を含んで上記第
   ４の絶縁層上、上記第３及び第４の窓の内周面上、及び
   上記第５及び第６の窓内に延長し、且上記第２、第３、
   第４及び第５の領域に連接する上記第２の多結晶半導体
   層の少なくとも上記第４の絶縁層側の部及び上記第３の
   多結晶半導体層の一部による第４の多結晶半導体層を形
   成する工程と、上記第４の多結晶半導体層に対するエツ
   チング処理により上記第１、第２及び第３、及び第４の
   領域に夫々連接して延長せる上記第４の多結晶半導体層
   による第５；第６；及び第７の多結晶半導体層を形成す
   る工程と、上記第５：第６：及び第７の多結晶半導体層
   に対する酸化処理により上記第５：第６：及び第７の多
   結晶半導体層の外表面側の領域の酸化による第６；第７
   ；及び第８の絶縁層及び外表面側以外の領域による第６
   ；第９；及び第１０の多結晶半導体層を夫々形成すると
   共に上記第８；第９；及び第１０の多結晶半導体層に含
   まれている第２の導電型を与える不純物の導入による第
   １；第２及び第３；及び第４の半導体領域を上記半導体
   基板内の上記第１；第２；及び第３；及び第４の領域の
   位置に夫々第１のトランジスタのソース領域：上記第１
   のトランジスタのドレイン領域及び第２のトランジスタ
   のソース領域：及び上記第２のトランジスタのドレイン
   領域として形成する工程と、上記第６、第７及び第８の
   絶縁層をマスクとせる上記第５の絶縁層に対するエツチ
   ング処理により、上記第６、第７及び第８の絶縁層下の
   上記第５の絶縁層による第９、第１０、第１１及び第１
   ２の絶縁層を形成すると共に上記半導体基板の上面の上
   記第５の絶縁層の除去された領域を外部に露呈せしめる
   工程と、上記半導体基板の上面の上記外部に露呈せしめ
   られた領域上に第１３及び第１４の絶縁層を夫々上記第
   １及び第２のトランジスタのゲート絶縁層として形成す
   る工程と、上記半導体基板の上記第１のトランジスタの
   ゲート絶縁層としての上記第１３の絶縁層下の領域の上
   面側に、第１の導電型を与える不純物イオンの打込処理
   により、上記第１のトランジスタのソース領域及びドレ
   イン領域としての上記第１及び第２の半導体領域間に延
   長せる第１の導電型を有する第５の半導体領域を上記第
   １のトランジスタのエンハンスメント用領域として形成
   するとともに、上記半導体基板の上記第２のトランジス
   タのゲート絶縁層としての上記第１４の絶縁層下の領域
   の上面側に第１の導電型を与える不純物イオンの打込処
   理、続く第２の導電型を与える不純物イオンの僅かな打
   込処理により、上記第２のトランジスタのリース領域及
   びドレイン領域としての上記第３及び第４の半導体領域
   間に延長せる第１の導電型を有する第６の半導体領域を
   上記第２のトランジスタのデプレツシヨン用領域として
   形成する工程と、上記第１３、：及び第１４の絶縁層上
   に夫々導電性層を夫々上記第１及び第２のトランジスタ
   のゲート電極として夫々上記第９、第１０、第６及び第
   ７の絶縁層上；及び上記第１１、第１２、第７及び第８
   の絶縁層上に延長して形成する工程とを含むことを特徴
   とする半導体装置の製法。