JPS603787B2 - １トランジスタ記憶素子とその製造方法 - Google Patents
１トランジスタ記憶素子とその製造方法Info
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- JPS603787B2 JPS603787B2 JP53119044A JP11904478A JPS603787B2 JP S603787 B2 JPS603787 B2 JP S603787B2 JP 53119044 A JP53119044 A JP 53119044A JP 11904478 A JP11904478 A JP 11904478A JP S603787 B2 JPS603787 B2 JP S603787B2
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- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
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Description
【発明の詳細な説明】
この発明は一つの半導体基層内にソース領域とドレン領
域となる基層に対して反対導電形にドープされた領域が
あり、ビット線はソース領域に連結された帯状の反対導
電形にドープされた半導体領域として構成され、半導体
基層の表面に絶縁して設けられたゲート電極がワード線
を介して制御される選択ＭＩＳ電界効果トランジスタと
メモリコンデンサとから成る１トランジスタ記憶素子と
その製造方法に関するものである。
域となる基層に対して反対導電形にドープされた領域が
あり、ビット線はソース領域に連結された帯状の反対導
電形にドープされた半導体領域として構成され、半導体
基層の表面に絶縁して設けられたゲート電極がワード線
を介して制御される選択ＭＩＳ電界効果トランジスタと
メモリコンデンサとから成る１トランジスタ記憶素子と
その製造方法に関するものである。
この種の記憶素子は例えば“瓜ＥＥＪｏｕｍａｌｏｆＳ
ｅｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ”ＳＣ−８〔５
〕（１９７３）、Ｐ．３１９−３２３特にそのＦｉｇ．
２およびＦｉｇ．４により公知である。
ｅｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ”ＳＣ−８〔５
〕（１９７３）、Ｐ．３１９−３２３特にそのＦｉｇ．
２およびＦｉｇ．４により公知である。
ここに示されているものでは記憶素子区域でビット線を
横切るワード線がトランジスタのゲート電極を覆う絶縁
層上に置かれ絶縁層に設けられた接触孔を通してゲート
電極に接触する金属導体路として礎成されている。この
構造では接触孔が記憶素子面で占めている面積が記憶素
子の小型化を妨げる。この発明の目的は占有面積をでき
るだけ４・さくすることができる１トランジスタ記憶素
子を提供することである。
横切るワード線がトランジスタのゲート電極を覆う絶縁
層上に置かれ絶縁層に設けられた接触孔を通してゲート
電極に接触する金属導体路として礎成されている。この
構造では接触孔が記憶素子面で占めている面積が記憶素
子の小型化を妨げる。この発明の目的は占有面積をでき
るだけ４・さくすることができる１トランジスタ記憶素
子を提供することである。
この目的は冒頭に挙げた記憶素子においてワード線を絶
縁層によって半導体基層の表面から隔離されて設けられ
た絶縁層のソースとドレンを結ぶ方向に垂直に延びた帯
状の第一部分から構成し、この帯状部分の一区分がゲー
ト電極の少くとも一部を構成しその縁端がチャネル領域
のソース領域とドレン領域に対する境界を定めるように
し、ソース領域はワード線にほぼ平行に延びている接続
端子区域を通してほぼソースとドレンを結ぶ方向に平行
しているがソース・ドレン区間からは外れているビット
線と結合することによって達成される。この発明によっ
て得られる主な利点はワード線とゲート電極が同一の導
電層から構成されることにより選択トランジスタの制御
のために異つた導電面の間を結ぶ接触孔を設ける必要が
なくなることである。
縁層によって半導体基層の表面から隔離されて設けられ
た絶縁層のソースとドレンを結ぶ方向に垂直に延びた帯
状の第一部分から構成し、この帯状部分の一区分がゲー
ト電極の少くとも一部を構成しその縁端がチャネル領域
のソース領域とドレン領域に対する境界を定めるように
し、ソース領域はワード線にほぼ平行に延びている接続
端子区域を通してほぼソースとドレンを結ぶ方向に平行
しているがソース・ドレン区間からは外れているビット
線と結合することによって達成される。この発明によっ
て得られる主な利点はワード線とゲート電極が同一の導
電層から構成されることにより選択トランジスタの制御
のために異つた導電面の間を結ぶ接触孔を設ける必要が
なくなることである。
この場合ゲート電極は同時に電界効果トランジスタのソ
ース領域とドレン領域をチャネル領域に対して限定する
ためのドーピングマスクを形成する。この発明による１
トランジスタ記憶素子は特許請求の範囲第２項に示され
ているようにメモリコンデンサも接触孔無いこ選択トラ
ンジスタのドレン領域と規準電位線とに接続されている
構造とすることができる。
ース領域とドレン領域をチャネル領域に対して限定する
ためのドーピングマスクを形成する。この発明による１
トランジスタ記憶素子は特許請求の範囲第２項に示され
ているようにメモリコンデンサも接触孔無いこ選択トラ
ンジスタのドレン領域と規準電位線とに接続されている
構造とすることができる。
図面を参照してこの発明による記憶素子とその製造方法
を詳細に説明する。
を詳細に説明する。
第１図および第２図において１はｐ形にドープされた半
導体特にシリコンの基層でありその表面部分にｎ＋形に
ドーブされた領域２と３が選択トランジスタＴのソース
領域とドレン領域とに設けられている。
導体特にシリコンの基層でありその表面部分にｎ＋形に
ドーブされた領域２と３が選択トランジスタＴのソース
領域とドレン領域とに設けられている。
これらのソースとドレンの間にあるチャネル領域４の上
にはゲート酸化物絶縁層５によって基層１から隔離され
ている導電層から作られたゲート電極６が設けられてい
る。この電極は第１図において紙面に垂直に延びその全
長に亘つて基層１から絶縁されたワード線ＷＬの一部分
である。ソース領域２は第２図の左側に示されているｎ
十形にドープされた接続端子区域７を通して基層１の表
面に設けられたｎ＋ドープ領域ＢＬと結合される。この
ＢＬは第１図には水平に延びた条帯として示されている
。条帯ＢＬはビット線となるもので終端に接続端子８を
備える。ワード線ＷＬの終端には接続端子９が設けられ
ている。第１図に示すようにビット線ＢＬとワード線Ｗ
Ｌは約９０ｏ の角度で交叉し、ビット線ＢＬは第２図
に示すように半導体基層１の表面部分に設けられワード
線は基層１の上方に置かれている。これらの線の間には
半導体層１を覆う絶縁層がありこの層はチャネル領域４
の上では薄いゲート酸化物層５となりビット線ＢＬの上
では厚いフィールド酸化物層１０に移行する。接続端子
区域７をワード線にほぼ平行に設けることによりビット
線ＢＬをソース・ドレン間隔の対称線から側方に距離Ｖ
だけずらしておくことができる。ワード線ＷＬの一区分
６はトランジスタＴのチャネル領域のソース領域２とド
レン領域３に対する境界を決定する。第２図にドレン領
域３に接して破線で示されているｎ十形にドーブされた
表面領域１１はメモリコンデンサＣの一つの電極を構成
しそれに対向する接地された電極は第１図および第２図
に示された実施例では上記の導電層の第二部分１２から
成り、第１図に対角線を引いて示すように矩形表面を持
つ。この第二部分１２に連結されている導電層の第三部
分１３は規準電位線となるもので帯状に作られワード線
ＷＬに平行し終端に接続端子１４を備える。第二部分１
２は半導体層１の表面から薄い絶縁層５によって融離さ
れるのに対して第三部分１３は主として厚いフィールド
酸化物層１５によって絶縁される。この層はメモリコン
デンサＣの電極１１と１２の範囲では薄い絶縁層５に移
行している。接続端子１４に導かれる規準電位がメモリ
コンデンサＣの電極１１の範囲内の半導体層１の表面電
位より充分高く選ばれている場合にはｎ＋ドープ領域１
１を省略することができる。この場合基層１の表面に反
転層１６が形成されこの層は領域１１の電極としての機
能を完全に果す。上記の構成の１トランジスタ記憶素子
を一つの半導体基層上に行列配置すると一つの行に配列
された総ての素子に対してビット線が共通になりワード
線と規準電位線の方は一つの列に配列された総ての素子
に対して共通となる。
にはゲート酸化物絶縁層５によって基層１から隔離され
ている導電層から作られたゲート電極６が設けられてい
る。この電極は第１図において紙面に垂直に延びその全
長に亘つて基層１から絶縁されたワード線ＷＬの一部分
である。ソース領域２は第２図の左側に示されているｎ
十形にドープされた接続端子区域７を通して基層１の表
面に設けられたｎ＋ドープ領域ＢＬと結合される。この
ＢＬは第１図には水平に延びた条帯として示されている
。条帯ＢＬはビット線となるもので終端に接続端子８を
備える。ワード線ＷＬの終端には接続端子９が設けられ
ている。第１図に示すようにビット線ＢＬとワード線Ｗ
Ｌは約９０ｏ の角度で交叉し、ビット線ＢＬは第２図
に示すように半導体基層１の表面部分に設けられワード
線は基層１の上方に置かれている。これらの線の間には
半導体層１を覆う絶縁層がありこの層はチャネル領域４
の上では薄いゲート酸化物層５となりビット線ＢＬの上
では厚いフィールド酸化物層１０に移行する。接続端子
区域７をワード線にほぼ平行に設けることによりビット
線ＢＬをソース・ドレン間隔の対称線から側方に距離Ｖ
だけずらしておくことができる。ワード線ＷＬの一区分
６はトランジスタＴのチャネル領域のソース領域２とド
レン領域３に対する境界を決定する。第２図にドレン領
域３に接して破線で示されているｎ十形にドーブされた
表面領域１１はメモリコンデンサＣの一つの電極を構成
しそれに対向する接地された電極は第１図および第２図
に示された実施例では上記の導電層の第二部分１２から
成り、第１図に対角線を引いて示すように矩形表面を持
つ。この第二部分１２に連結されている導電層の第三部
分１３は規準電位線となるもので帯状に作られワード線
ＷＬに平行し終端に接続端子１４を備える。第二部分１
２は半導体層１の表面から薄い絶縁層５によって融離さ
れるのに対して第三部分１３は主として厚いフィールド
酸化物層１５によって絶縁される。この層はメモリコン
デンサＣの電極１１と１２の範囲では薄い絶縁層５に移
行している。接続端子１４に導かれる規準電位がメモリ
コンデンサＣの電極１１の範囲内の半導体層１の表面電
位より充分高く選ばれている場合にはｎ＋ドープ領域１
１を省略することができる。この場合基層１の表面に反
転層１６が形成されこの層は領域１１の電極としての機
能を完全に果す。上記の構成の１トランジスタ記憶素子
を一つの半導体基層上に行列配置すると一つの行に配列
された総ての素子に対してビット線が共通になりワード
線と規準電位線の方は一つの列に配列された総ての素子
に対して共通となる。
共通ビット線はその接続端子区域７を通して一つの行の
総ての素子に接続されるのに対し一つの列に配列された
総ての素子のトランジスタのゲート電極６は一つのワー
ド線ＷＬの異つた区分から構成されこれらの素子の電極
１２は一つの規準電位線を形成する。メモリ面積を更に
縮小するためには一つの共通規準電位線を規準電位から
切り離し次の列に対する共通ワード線として使用するの
が効果的である。この記憶素子はそのソース領域、ドレ
ン領域および接続端子区域２，３，７ならびに電極区域
１１，１２が導線１３に対して同じ列に属するメモリ素
子の対応部分がワード線ＷＬに対して設けられているの
と同様に設けられている。両方の列はそれぞれのワード
線に規定された電圧を印加することにより情報の書込み
または議出しのために選択されるからそれぞれの行の間
に不必要な影響が生ずることはない。ゲート電極６と規
準電位に接続されるメモリコンデンサＣの対電極および
規準電位線を構成する導電層は高濃度にドープされた半
導体材料特に多結晶シリコンで作るのが有利であるが導
電層を金属層例えばアルミニウム層とすることも可能で
ある。
総ての素子に接続されるのに対し一つの列に配列された
総ての素子のトランジスタのゲート電極６は一つのワー
ド線ＷＬの異つた区分から構成されこれらの素子の電極
１２は一つの規準電位線を形成する。メモリ面積を更に
縮小するためには一つの共通規準電位線を規準電位から
切り離し次の列に対する共通ワード線として使用するの
が効果的である。この記憶素子はそのソース領域、ドレ
ン領域および接続端子区域２，３，７ならびに電極区域
１１，１２が導線１３に対して同じ列に属するメモリ素
子の対応部分がワード線ＷＬに対して設けられているの
と同様に設けられている。両方の列はそれぞれのワード
線に規定された電圧を印加することにより情報の書込み
または議出しのために選択されるからそれぞれの行の間
に不必要な影響が生ずることはない。ゲート電極６と規
準電位に接続されるメモリコンデンサＣの対電極および
規準電位線を構成する導電層は高濃度にドープされた半
導体材料特に多結晶シリコンで作るのが有利であるが導
電層を金属層例えばアルミニウム層とすることも可能で
ある。
記憶素子の動作に際してはビット線に加えられた例えば
５Ｖの信号電圧によって表わされる論理“１”が第１図
第２図に示された記憶素子のワード線に同じく５Ｖの電
圧を加えて選定トランジスタを導適状態に移し、信号電
圧を部分７，２，４，３を通してメモリコンデンサの電
極１１または反転層１６に導くことによって書込まれる
。
５Ｖの信号電圧によって表わされる論理“１”が第１図
第２図に示された記憶素子のワード線に同じく５Ｖの電
圧を加えて選定トランジスタを導適状態に移し、信号電
圧を部分７，２，４，３を通してメモリコンデンサの電
極１１または反転層１６に導くことによって書込まれる
。
コンデンサＣはこれによって充電されワード線上の信号
の遮断によるトランジスタＴの阻止状態移行後情報を蓄
積する。蓄積された情報の謙出し‘こ際してはビット線
ＢＬがまず“１”と“０”を蓄積するときの二つの電位
の中間の電位に移された後コンデンサＣの充電状態鰍こ
応じてコンデンサＣとビット線ＢＬの容量との間に電荷
の移動が行われる。これによりビット線ＢＬの電位が正
または負の向きに変化してこの変化は別々に計測するこ
とができる。この発明による記憶素子は第３図に示すよ
うに次の工程で製作すると有利である。
の遮断によるトランジスタＴの阻止状態移行後情報を蓄
積する。蓄積された情報の謙出し‘こ際してはビット線
ＢＬがまず“１”と“０”を蓄積するときの二つの電位
の中間の電位に移された後コンデンサＣの充電状態鰍こ
応じてコンデンサＣとビット線ＢＬの容量との間に電荷
の移動が行われる。これによりビット線ＢＬの電位が正
または負の向きに変化してこの変化は別々に計測するこ
とができる。この発明による記憶素子は第３図に示すよ
うに次の工程で製作すると有利である。
抵抗率２００伽のｐ形シリコン層を出発材料としその表
面を３００乃至６０仇の厚さの厚いＳｉ０２絶縁層１
８で覆う（第３ａ図）。この層に写真蝕刻によって孔１
９を設け第一ドーピング工程においてこの孔を通して基
層に対して反対導電形の帯状表面区域２０を作る。この
区域がビット線となる。このドーピング工程では２０乃
至５０ｋＶに加速されたリンまたはヒ素のイオン１１を
使用し１流当り５×１び５乃至１×１び６の面濃度で注
入する。（第３ｂ図）。イオン注入の代りに拡散による
ことも可能である。注入された不純物イオンは９００乃
至１０００００の温度において酸素雰囲気中で活性化さ
れる。その際注入区域２０が半導体基層１内部に向って
拡がり新しくＳｉ０２層２ １が孔１ ９内に形成され
る（第３ｃ図）。写真蝕刻によりトランジスタＴのソー
ス領域、ドレン領域および懐続端子区域２，３，７の外
チャネル領域４を包含する孔１９を作った後続〈酸化工
程において厚さ３０乃至６仇肌の厚いゲート酸化物層２
３を設ける（第３ｄ図）。続いて厚さ４００乃至６０仇
肌の厚い多結晶シリコン層を全面的に設け写真蝕刻によ
りワード線ＷＬとゲート電極６となる部分を残してその
他の部分を除去する（第３ｅ図）。最後にイオン流１２
を使用するドーピング工程においてリンまたはヒ素のイ
オンを８０乃至１２０ｋＶの加速電圧、１の当り５×１
び５乃至ｌｘｌぴ６の面密度でゲート酸化物層だけで覆
われている半導体層部分に注入する。これによって選択
トランジスタＴのｎ＋形にドープされたソース領域、ド
レン領域および接続端子区域２，３，７が形成され、そ
の際ゲ−ト電極６となるワード線ＷＬの部分がドーピン
グマスクとして使用される。注入イオンは９００乃至ｌ
ｏｏぴ０の温度で活性化される。その後表面全体に厚さ
３００乃至４０仇机の厚いＳｉ０２層２４を析出させる
（第３ｆ図）。上記の方法を拡張して孔２２がメモリコ
ンデンサＣの電極１２の設置場所をも包含し右側の縁端
２２ａまで拡がっているようにすることができる（第３
ｄ図）。ゲート酸化物層で覆われた孔２２−２２ａ内部
には導電層を部分的に除去した後第３ｅ図に示すように
メモリコンデンサＣの電極１２となる導電層の第二部分
と規準電位線を構成するその第三部分が残る。更に一つ
の変形として孔１９の外に第３ｂ図に示すような孔１
９ａを設けビット線ＢＬとなる領域２０のドーピングと
同時に孔１９ａを通してｎ＋形にドープされた領域１１
を形成させることができる。
面を３００乃至６０仇の厚さの厚いＳｉ０２絶縁層１
８で覆う（第３ａ図）。この層に写真蝕刻によって孔１
９を設け第一ドーピング工程においてこの孔を通して基
層に対して反対導電形の帯状表面区域２０を作る。この
区域がビット線となる。このドーピング工程では２０乃
至５０ｋＶに加速されたリンまたはヒ素のイオン１１を
使用し１流当り５×１び５乃至１×１び６の面濃度で注
入する。（第３ｂ図）。イオン注入の代りに拡散による
ことも可能である。注入された不純物イオンは９００乃
至１０００００の温度において酸素雰囲気中で活性化さ
れる。その際注入区域２０が半導体基層１内部に向って
拡がり新しくＳｉ０２層２ １が孔１ ９内に形成され
る（第３ｃ図）。写真蝕刻によりトランジスタＴのソー
ス領域、ドレン領域および懐続端子区域２，３，７の外
チャネル領域４を包含する孔１９を作った後続〈酸化工
程において厚さ３０乃至６仇肌の厚いゲート酸化物層２
３を設ける（第３ｄ図）。続いて厚さ４００乃至６０仇
肌の厚い多結晶シリコン層を全面的に設け写真蝕刻によ
りワード線ＷＬとゲート電極６となる部分を残してその
他の部分を除去する（第３ｅ図）。最後にイオン流１２
を使用するドーピング工程においてリンまたはヒ素のイ
オンを８０乃至１２０ｋＶの加速電圧、１の当り５×１
び５乃至ｌｘｌぴ６の面密度でゲート酸化物層だけで覆
われている半導体層部分に注入する。これによって選択
トランジスタＴのｎ＋形にドープされたソース領域、ド
レン領域および接続端子区域２，３，７が形成され、そ
の際ゲ−ト電極６となるワード線ＷＬの部分がドーピン
グマスクとして使用される。注入イオンは９００乃至ｌ
ｏｏぴ０の温度で活性化される。その後表面全体に厚さ
３００乃至４０仇机の厚いＳｉ０２層２４を析出させる
（第３ｆ図）。上記の方法を拡張して孔２２がメモリコ
ンデンサＣの電極１２の設置場所をも包含し右側の縁端
２２ａまで拡がっているようにすることができる（第３
ｄ図）。ゲート酸化物層で覆われた孔２２−２２ａ内部
には導電層を部分的に除去した後第３ｅ図に示すように
メモリコンデンサＣの電極１２となる導電層の第二部分
と規準電位線を構成するその第三部分が残る。更に一つ
の変形として孔１９の外に第３ｂ図に示すような孔１
９ａを設けビット線ＢＬとなる領域２０のドーピングと
同時に孔１９ａを通してｎ＋形にドープされた領域１１
を形成させることができる。
その領域は半導体層１の表面に設けられトランジスタＴ
のドレン領域と結合されたメモリコンデンサ電極を構成
する。
のドレン領域と結合されたメモリコンデンサ電極を構成
する。
第１図はこの発明の一つの実施例の平面図、第２図は第
１図のＤ−０線に沿う断面図、第３図は第１図第２図の
記憶素子の製造過程の各段階においての処理品の断面を
示すもので１は半導体基層、２と３は選択トランジスタ
Ｔのソースおよびドレンとなる反転ドープ表面領域、４
はチャネル領域、６はゲート電極、Ｃはメモリコンデン
サ、ＷＬはワ−ド線、ＢＬはビット線である。 Ｆｉ９．１ Ｆｉ９．２ Ｆｉ９．３
１図のＤ−０線に沿う断面図、第３図は第１図第２図の
記憶素子の製造過程の各段階においての処理品の断面を
示すもので１は半導体基層、２と３は選択トランジスタ
Ｔのソースおよびドレンとなる反転ドープ表面領域、４
はチャネル領域、６はゲート電極、Ｃはメモリコンデン
サ、ＷＬはワ−ド線、ＢＬはビット線である。 Ｆｉ９．１ Ｆｉ９．２ Ｆｉ９．３
Claims (1)
- 【特許請求の範囲】 １ ワード線が絶縁層によって半導体基層の表面から隔
離されて設けられた導電層のソースとドレンを結ぶ方向
に垂直に延びた帯状の第一部分から成り、この帯状成分
の一区分がゲート電極の少くとも一部を構成しその縁端
がチヤネル領域のソース領域とドレン領域に対する境界
を定めていること、ソース領域がワード線にほぼ平行に
延びている接続端子区域を通してほぼソースとドレンを
結ぶ方向に平行しているがソース・ドレン区間からは外
れているビツト線と結合されていることを特徴とする半
導体基層内にトランジスタのソース領域とドレン領域と
なる基層に対して反対導電形にドープされた領域があり
、ビツト線はソース領域に連結された帯状の反対導電形
にドープされた半導体領域として構成され、半導体基層
の表面に絶縁して設けられたゲート電極がワード線を介
して制御される選択ＭＩＳ電界効果トランジスタとメモ
リコンデンサとから成る１トランジスタ記憶素子。 ２ 導電層の第二部分がメモリコンデンサの一つの電極
を構成し、その第三部分が第二部分と結合された帯状の
規準電位線を構成することを特徴とする特許請求の範囲
第１項記載の記憶素子。 ３ 第一記憶素子群の各素子のトランジスタのソース領
域がこの群の共通ビツト線となっている反対導電形の帯
状部分と結合されていること、第二記憶素子群の各素子
の導電層の第一の部分がこの群の共通ワード線となって
おり、記憶素子の多数が一つの半導体基層に作られてい
ることを特徴とする特許請求の範囲第１項または第２項
記載の記憶素子。 ４ 第二記憶素子群の各素子の導電層の第三の部分がこ
の群の共通規準電位線を構成していることを特徴とする
特許請求の範囲第３項記載の半導体記憶素子。 ５ 第二記憶素子群の各素子の導電層の第三の部分が規
準電位から遮断することが可能であって他の記憶素子群
の共通ワード線となることも特徴とする特許請求の範囲
第４項記載の半導体素子。 ６ 導電層が高濃度ドープされた半導体材料特に多結晶
シリコンから成ることを特徴とする特許請求の範囲第１
項ないし第３項のいずれかに記載の記憶素子。 ７ ドープされている半導体基層１を絶縁層１８で覆い
この絶縁層に孔１９を設けこの孔を通して反対導電形に
ドープされたビツト線２０を第一ドーピング工程におい
て形成されること、連続した絶縁層２１を新たに作った
後この層にトランジスタのソース領域、ドレン領域、チ
ヤネル領域および接続端子区域を包含する孔２２を設け
ること、この孔内の半導体基層表面を薄い絶縁層２３で
覆った後その上に全面的に導電層を設けマスクエツチン
グによってワード線となる第一部分６を残してその他の
部分を除去すること、薄い絶縁層２３で覆われている区
域に導電層の第一部分をドーピングマスクとしてイオン
を注入してソース領域、ドレン領域および接続端子区域
のドーピングを実施することを特徴とする１トランジス
タ記憶素子の製造方法。 ８７ドープされている半導体基層１を絶縁層１８で覆い
この絶縁層に孔を設けこの孔を通して反対導電形にドー
プされたビツト線２０と必要に応じてメモリコンデンサ
の電極１１とを第一ドーピング工程において形成させる
こと、連続した絶縁層２１を新たに作った後この層にト
ランジスタのソース領域、ドレン領域および接続端子区
域の外メモリコンデンサの電極１２をも包含する孔２２
，２２ａを設けること、この孔内の半導体基層表面を薄
い絶縁層２３で覆った後その上に全面的に導電層を設け
マスクエツチングによりワード線となる第一の部分、メ
モリコンデンサの電極１２となる第二の部分および規準
電位線となる第三の部分を残してその他の部分を除去す
ること、薄い絶縁層２３で覆われている区域に導電層の
第一部分と第二部分をドーピングマスクとしてイオンを
注入してソース領域、ドレン領域および接続端子区域の
ドーピングを実施することを特徴とする１トランジスタ
記憶素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19772743662 DE2743662A1 (de) | 1977-09-28 | 1977-09-28 | Ein-transistor-speicherelement und verfahren zu seiner herstellung |
| DE2743662.0 | 1977-09-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5458383A JPS5458383A (en) | 1979-05-11 |
| JPS603787B2 true JPS603787B2 (ja) | 1985-01-30 |
Family
ID=6020137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53119044A Expired JPS603787B2 (ja) | 1977-09-28 | 1978-09-27 | １トランジスタ記憶素子とその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4208670A (ja) |
| JP (1) | JPS603787B2 (ja) |
| DE (1) | DE2743662A1 (ja) |
| FR (1) | FR2404894A1 (ja) |
| GB (1) | GB2005076B (ja) |
Families Citing this family (6)
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|---|---|---|---|---|
| US4302765A (en) * | 1978-09-05 | 1981-11-24 | Rockwell International Corporation | Geometry for fabricating enhancement and depletion-type, pull-up field effect transistor devices |
| DE2935254A1 (de) * | 1979-08-31 | 1981-04-02 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur herstellung einer monolithischen statischen speicherzelle |
| DE3032632A1 (de) * | 1980-08-29 | 1982-04-08 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur herstellung integrierter dynamischer ram-eintransistor-speicherzellen |
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| US4648909A (en) * | 1984-11-28 | 1987-03-10 | Fairchild Semiconductor Corporation | Fabrication process employing special masks for the manufacture of high speed bipolar analog integrated circuits |
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| US4150389A (en) * | 1976-09-29 | 1979-04-17 | Siemens Aktiengesellschaft | N-channel memory field effect transistor |
| US4139786A (en) * | 1977-05-31 | 1979-02-13 | Texas Instruments Incorporated | Static MOS memory cell using inverted N-channel field-effect transistor |
-
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- 1977-09-28 DE DE19772743662 patent/DE2743662A1/de not_active Ceased
-
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- 1978-09-25 FR FR7827370A patent/FR2404894A1/fr active Granted
- 1978-09-27 GB GB7838260A patent/GB2005076B/en not_active Expired
- 1978-09-27 JP JP53119044A patent/JPS603787B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
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| DE2743662A1 (de) | 1979-04-05 |
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| GB2005076B (en) | 1982-03-17 |
| JPS5458383A (en) | 1979-05-11 |
| FR2404894A1 (fr) | 1979-04-27 |
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