JPS6032418A - 出力トランジスタの保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、増幅器の出力トランジスタの保ｎＱ１回路
に関するもので、特にオーデオパワーＩＣに使用される
ものである。

〔発明の技術的背景とその問題点〕

一般に、この種の出力トランジスタの検眼回路は、第１
図に示すように構成されている。図において、Ｑｌ　ｒ
　Ｑ２けＮＰＮ形の出カドラン・ゾスメで、これらトラ
ンジスタＱｌ、Ｑ２はトランジスタＱ１〜Ｑ７、ダイオ
ードＤ１〜Ｄ４、電流源Ｉａ、Ｉｂおよび抵抗Ｒｏ−Ｒ
，などか、　ら成るＢ級ゾ、、、７エグル増１１い器１
ノの出力段を構成している。上記出力トランジスタＱｓ
＋Ｑ２は電源ｖｃｃと接地点ＧＮＤ間に面列接続され、
その接続点には出力端子ノ２が接続されて増幅出力ＯＵ
Ｔを得る。

一方、Ｑ８は出力トランジスタＱ１のエミッタ電流検出
用のＮＰＮ　）ランジスタで、このトランジスタＱ８の
ペースには出力トランジスタＱ１のベースが共通接続さ
れ、エミッタには抵抗Ｒ３を介して出力婦子１２が、コ
レクタには電源Ｖｃｃと出力端子１２間に直列接続され
たトランジスタＱ１のコレクタ・エミッタ間電圧’ＶＣ
Ｅ検出用抵抗Ｒ４＋Ｒ５の接続点が接続される。上記抵
抗Ｒ４＋Ｒ５の接続点には、保護回路検出部出力ＰＮＰ
　）ランジスタＱ、のベースが接続され、このトランジ
スタのエミッタにはツェナーダイオードＺＤを順方向に
介して電源ｖｃｃが接続されるとともにこのツェナーダ
イオードＺＤのバイアス用抵抗Ｒ６を介して出力端子１
２が接続され、コレクタには出力用トランジスタＱ１の
駆動用トランジスタＱ７のベースと出力端子１２間にコ
レクタ・エミッタ間が接続された保護動作トランジスタ
Ｑｌｏのベースが接続される。なお、図示しないが出力
トランジスタＱ２にも上記と同様な保護回路が形成され
ている。

ところで、上記のような構成において、保護回路検出部
の出力トランジスタＱ９がオン状態となり、トランジス
タＱ１ｏ　をオン状態にして、トランジスタＱｔ、Ｑ１
をオン状態とする、つまシ、保が動作を行なう条件は、
トランジスタＱ８のコレクタ電流を１．　とすると次式
（１）で表わされる。

工１≧去　（−因見ゴニμヱ（ＶＺ＋ＶＦ９）　−Ｖｃ
ｇ）・・・・・・（１）Ｒ４Ｒ３ Ｖｚ：ツェナーダイオ〜１・“ＺＤのツェナー電圧ＶＦ
９：）ランジスタＱ９のベース・エミッタ間電圧ＶＢＥ なお、ｒＩＩｃ−：Ｉつ」　である。従って、保８）動
作が行なわれるレベルは、ＶＣＥとＩＥとの関数で決定
される。このため、重負荷時、高周波大入力時および容
量性負荷時において誤動作が生じ易くなる欠点がある。

〔発明の目的〕

この発明は上記のような小情に鑑みてなされたもので、
その目的とするところは、負荷によって誤動作すること
なく確実に出力トランジスタを仙；護できる信頼性の商
い出力トランジスタの保訟回路を提供することである。

〔発明の概要〕

すなわち、この発明（Ｃおいては、出力トランジスタの
エミッタ電流を検出する電流検出手段を設けるとともに
、この電流検出手段によって検出された電流によって動
作される差動増幅器を設け、上記差動増幅器の一方の入
力端に第１のバイアス手段によって所定のバイアスを印
加し、他方の入力端に第２のバイアス手段によって出力
信号レベルに対応したバイアスを印加し、制御手段によ
って上記差動増幅器の出力に応じて出力トランジスタを
制ｔ′ｌｌするように構成したものである。

〔発明の実施例〕

以下、この発明の一実施例について図面を参照して説明
する。第２図において、前記第１図と同一構成部には同
じ４１号を付してその説明は省略する。すなわち、出力
トランジスタＱｌのベースにはＮＰＮ　）ランノスタＱ
！＋のベースが共通接続され、このトランジスタＱ目の
コレクタにはカレントミラー回路ノ３を構成するＰＮＰ
　）ランジスタＱ１２のコレクタ・エミッタ間を介して
電源ＶＣＣが接続され、エミッタには抵抗Ｒ７を介して
出力端子Ｊ２が接続される。上記トランジスタＱ１□と
ともにカレントミラー回路１３ｔ：　４′ｋ　成するＰ
ＮＰ　）ランジスタＱ＋３、および前記トランジスタＱ
１１．Ｑ１２、抵抗Ｒ７Ｕ２出力トランノスクＱ＋　の
エミ、り電、流を検出する霜、光検出回路を構成してい
る。上記トランジスタＱ１３のコレクタには、差動ｉ９
’：゛幅器を４’ＸＹ成する一対のＰＮＰトランジスタ
Ｑ目、Ｑ１５の共通エミッタが接続され、トランジスク
Ｑ目のペースＫＵバイアス回路（第２のバイアス手段）
として働くダイオードＤ５を順方向に介して出力端子Ｊ
２が接続されるとともに１．このトランジスタＱ目のコ
レクタには■（抗Ｒ８を介して接地点ＧＮＤが接続され
る。また、上記トランジスタＱ１ｓのベースにはバイア
ス回路（第１のバイアス手段）として働くダイオードＤ
６．Ｄ７を直列に介して接地点ＧＮＤが接続される。さ
らに、上記トランジスタＱ目のコレクタには、コレクタ
・エミッタ間が、出力トランジスタＱｌの駆動用トラン
ジスタＱ７のベースと接地点ＧＮＤ間ＩＦ接続された、
ＮＰＮ　ｌ−ランソスタＱ１ｇのペースが接続されて成
る。

次に、上記のような構成において動作を説明する。正常
動作時における出力信号ＯＵＴが正の半サイクル時には
、トランジスタＱ１がオン状態であるので、トランジス
タＱｌｌ　もオン状態となシ、これによってトランジス
タＱ１２ＩＱ＋３もオン状態となり、電源■ｃｃからト
ランジスタＱ＋２１Ｑ１！および抵抗Ｒ７を介して出力
端子ノ２への電流路が形成され、この電流と同じ電流が
トランジスタＱｔｓを介して差動増幅器をイｊ４成する
一対のトランジスタＱ１＋＋Ｑｘｓの共通エミッタに供
給される。この時、ダイオードＤ　４　＋Ｄ５＋Ｄ６の
順方向電圧をＶＦとすると、トランジスタＱ１５のベー
ス電位は［接地電位ＧＮＤ（ＯＶ）＋　２　Ｖｐ　Ｊで
あり、トランジスタＱ１４　のベース電位ハこれよシも
高くなるので、トランジスタＱ１ｓがオン状態、Ｑ１４
がオフ状態となり、電源■ｃｃカラトランジスタＱ＋３
　を介してトランジスタＱ１４１Ｑ１！１の共通エミッ
タに供給された電流に１１、トランジスタＱ１Ｂを介し
て接地点ＧＮＤに導びかれる。従って、トランジスタＱ
１ｇはオフ状態であり、保護動作は行なわれない。

まだ、負の半サイクル時においては、、トランジスタＱ
】はオフ状態であるので、トランジスタＱ１ｔ　もオフ
状態となって、差動増幅器に電流は供給されないので、
保砕動作は行なわれない。

一方、出力端子１２と接地点ＧＮＤ間が短絡（具常動作
時）されると、トランジスタＱ＋４のペース電位がトラ
ンジスタＱｌｓのベース電位よシ低下してこのトランジ
スタＱ１４がオン状態トなる。従って、出力が正の半サ
イクル及び無信号時では、上述したようにトランジスタ
Ｑ１４゜Ｑ＋ｓの共通エミッタに供給された電？ｉｔは
、トランジスタＱ１４、抵抗Ｒ８を介して接地点ＧＮＤ
に流れる。これによってトランジスタＱ１６がオン状態
となり、出力トランジスタＱｌの１鳴動トランジスタＱ
７のペース電流を接地点ＧＮＤに導びき、駆動トランジ
スタＱ７をオフ状態にする。

上記駆動トランジスタＱ７のオフ状態によって出力トラ
ンジスタＱ１もオフ状態となシ保腸される。なお、出力
が負の半サイクルでは、トランジスタＱ１４１Ｑ１５の
共通エミッタには電流が供給されていないためこれらの
トランジスタＱ１４１Ｑ１５はオフ状態となシ、トラン
ジスタＱｌｓ　もオフ状態となる。

第３図は、出力端子１２と電源Ｖｃｃとの灼絡時の保護
回路を示している。図において、前記第２図と同一構成
部には同じ符号を伺してその説明は省略する。なお、図
では出力トランジスタＱ２の保ｔφ回路を示しだ。出力
ｌ・ランソスタＱ２のペースにはＮＰＮ　）ランジスタ
Ｑ１７のペースが接続され、このトランジスタＱ１７の
コレクタには差動′Ｊ曽幅器￥ｃｉ：’ｒ成する一対の
ＮＰＮ　）ランジスタＱ１ｇ＋Ｑ１９の共通エミッタが
接ｂ−され、エミッタには抵抗Ｒ８を介して接地点ＧＮ
Ｉ）が接続される。上記トランジスタＱ１７および抵抗
Ｒ９ｉ”Ｊｌ−）ＪカトンンノスタＱ２のエミ、り電流
を検出する電流検出回路１４を（１・７成している。上
記トランジスタＱ１８のペースには第２のバイアス回路
として働くダイオードＩ〕８を逆方向に介して出力端子
ノ２が接続され、このトランジスタＱ１ｇのコレクタに
はＰＮＰ　）ランジスタＱ２０のペースが接続されると
ともに、抵抗Ｒ１，を介して電源Ｖｃｃが接続される。

上記トランジスタＱ１９のペースには第１のバイアス回
路として働くダイオードＤ９＋Ｄ１０を逆方向に直列に
介して゛電源■ｃｃが接続され、コレクタには電源ｖｃ
ｅが接続される。上記トランジスタＱ２０のエミッタに
は電の、ｖｃｃが接続され、コレクタには、８１ｊ記Ｎ
ＰＮトランジスタＱ、のペースと接地Ａ　ＧＮＤ間に接
船：されたＮＰＮ　）ランジスタＱ２□のペースが接続
されて成る。

次に、上記のような構成において動作を説明する。正鹿
動作時における負の半サイクル時には、トランジスタＱ
ｒｓのベース電位（Ｖｃｃ−２・ＶＦ）がトランジスタ
Ｑ２０のベース電位より常に高いだめ、トランジスタＱ
１９はオン状態である。この時、出力トランジスタＱ２
のオン状態によってトランジスタＱＩ７もオン状態であ
り、電源ｖｃｃからｌ・ランジスタＱ１９１Ｑ１７およ
び抵抗Ｒ９を介して接地点ＧＮＤにＦ；Ｌ流が流れる。

従って、トランジスタＱｚｏ＋Ｑｚｘはオフ状態であシ
、保護動作は行なわれない。

筐た、正の半サイクル時にはトランジスタＱ２はオフ状
態であり、トランジスタＱ１７もオフ状態であるので、
保＃ｌ′ｊ動作は行なわれない。

一方、出力端子１２と電關ｖｃｅ間が短絡（異常動作時
）されると、トランジスタＱｒｓのペース電位（ｖｃｃ
−Ｖ、　）がＱｌ９のペース電位（Ｖｃｃ−２・ＶＦ）
より大きくなり、出力トランジスタＱ２に牝１流■２が
流れると、トランジスタＱ３にこの電流工２に対応した
電流Ｉ３が電源ｖｃｃから抵抗”１０％）ランジスタＱ
　＋ｓ　＋　Ｑ　１９、抵抗Ｒ９なる電流路で接地点Ｇ
ＮＤに向かって流れる。この′電流■３がＶｔｐ／Ｒ３
よシ大きいと、トランジスタＱｚｏはオン状態となシ、
これによってトランジスタＱｚｔがオン状態となるため
、トランジスタＱ６のペース電流が分流されて、トラン
ジスタＱｓ　、ＱｓおよびＱ２がオフ状態となって保５
φが行なわれる。

上記保護動作の条件は、出力信号ＯＵＴの電圧ＶＯＵＴ
が電源ｖｃｃの電圧にほぼ等しく、かつ［Ｒｌｏ・■３
≧０．７ＶＪの時である。ただＬ、Ｔ ＶＴ＝　− ｌ５１７　：　ＦランジスタＱ１７の逆方向飽和電流Ｉ
ｓ２　：出力トランジスタＱ２の逆方向飽和電流である
。

このような４；４成によれば、出力トランジスタのコレ
クタ・エミッタ間電圧ＶＣＥおよびエミッタ電流ＩＥを
検出してｒＶｃＦ！≧ＶｃｃＪかつ「ＩＥ〉設定値」の
時のみ保護動作を行なうことができ、従来のように”Ｃ
Ｅ＋　ｉ、の途中状態のある時で動作するものではない
ので誤動作を低減できる。

すなわち、出力端子が電源ＶＣＣあるいは接地点ＧＮＤ
に短絡されたことを検出し、効果的な保護が行なえる。

第４図は、この発明の他の実施例を示すもので、前記第
３図における差動増幅器を構成する一対のトランジスタ
Ｑ１＋１１Ｑ１Ｇのペースと接地点ＧＮＤ間にそれぞれ
電流源Ｉｃ、Ｉｄ、および抵抗Ｒｘ、　Ｒｙ　′ｆ：設
けたものである。図において前記第３図と同一構成部に
は同じ符号を付してその説明は省略する。このような構
成によれば、電流源Ｉｃ＋Ｉｃｔ、および抵抗Ｒｘ、Ｒ
ｙによって、トランジスタＱ＋ｓ＋Ｑｓｅのバイアスを
自由に設定でき、差動増幅器の反転レベルを変化できる
とともに動作の安定化も図れる。

〔発明の効果〕

以上説明したようにこの発明によれば、負荷によって誤
動作することなく薙実に出力トランジスタを保護できる
信頼性の高い出力トランジスタの保護回路が得られる。

【図面の簡単な説明】

第１図は従来の出力トランジスタの保護回路を示す図、
第２図はこの発明の一実施例に係る出力トランジスタの
保護回路を示す図、第３図および第４図はそれぞれとの
発明の他の実施例を示す回路図である。 Ｑｌ　、Ｑｌ・・・出力トランジスタ、１４・・・’Ｅ
Ｌ　流検出回路（７，ｔｊ流検出手段）、Ｄ６＋Ｄ７・
・・ダイオ−Ｐ（第１のバイアス手段）、Ｄ５　・・ダ
イオード（第２のバイアス手段）、Ｑ＋ｔ〜Ｑ２１・・
・トランジスタ、Ｒ７〜ＲＩＯ・・・共抗、Ｖｃｃ・・
・電分、ＧＮＤ・・・接地点、ＯＵＴ・・・出力信号。

Claims (1)

【特許請求の範囲】
1. 出力トランジスタのエミッタ電流を検出する電流検出手
   段と、この電流検出手段によって検出された電流に対応
   した電流によって動作される差動増幅器と、上記差動増
   幅器の一方の入力として所定のバイアスを印加する第１
   のバイアス手段と、上記差動増幅器の他方の入力として
   出力信号レベルに対応したバイアスを印加する第２のバ
   イアス手段と、上記差動増幅器の出力に応じて出力トラ
   ンジスタを制御する制御手段とを具備したことを特徴と
   する出力トランジスタの保護回路。