JPS6032205B2 - キー二重打検出方式 - Google Patents

Description

【発明の詳細な説明】 本発明は複数のキーを有するキーボードで、キーが二重
打された際のキーニ重打検出方式に関する。

従来から、複数のキーが配設されたキーボードを有する
例えば小型電子式計算機等の電子機器では、キー操作に
よるキーのオンオフ情報を所謂夕ィミング入力方式によ
って得るようになっている。

即ち、例えば複数のキーがマトリックス状に配列された
キーボードでは、行ラインを順次走査し、列ラインには
操作されたキーに対応したコード情報が得られる。しか
しこのようなタイミング入力方式では、同一行ライン上
の複数のキーが同時に操作された場合には、入力すべき
データがいずれのキーに対応するものなのか区別がつか
ないため、一般にエラーとしている。このために、キー
が操作された際には、上記キーボードの列ラインに得ら
れた例えば４ビットのコード情報の少くとも２ビットに
“１”が有るか否かを検出することによて二重打検出が
行われている。従って、従来では上記４ビットのコード
情報のうち１ビットのみに“１”が立っているか否かを
検出するたに数値データ「０００１」（１Ｇ隼数「ＩＪ
）で減じ、その減算結果が“０”であるか否かを検出し
、“０”であれだ１つのキーが操作されたと判断し、“
０”でなければ更に上記コード情報を数値データ「００
１０」（ＩＧ隼数「２」）で減じ、上記と同様減算結果
“０”か否かの検出を行ない、“０”でなければ以下同
様に数値データｒｏｌｏｏ」（１０進数「４」）、及び
「１０００」（１Ｇ隻数「８」）で順次減算が行われて
、夫々“０”か否かの検出が行われ、最後の減算におけ
る減算結果が“０”でない場合には二重打であると判断
していた。しかしながら、このような従来の二重打検出
方式ではマイクロプログラムのアドレス数を非常に多く
要し、このため処理時間が長くかかると共に回路構成も
複数となる欠点があった。

この発明は上記事情に鑑みなされたもので、必要とする
マイクロプログラムの処理ステップ数を少くし得、回路
構成の簡略化を計り得るキー二重打検出方式を提供する
ことを目的とする。

以下、図面を参照しながらこの発明を小型電子式計算機
に適用した一実施例につき説明する。

第１図は同例の全体の回路構成図である。ＲＯＭ（リー
ドオンリメモリ）１は各種マイクロ命令がストアされて
おり、後述する各種信号Ｆｕ，Ｓｕ，ＦＬ，ＳＬ，０ｐ
，Ｃｏ．Ｎａ等を、ＲＯＭアドレス部２から出力される
アドレス信号に応じて出力する。Ｆｕ‘まＲＡＭ（ラン
ダムアクセスメモリ）３内の演算数を記憶するレジスタ
の行アドレス（０〜ｍ）を指定し、またＦしは上記しジ
スタの列アドレス（０〜ｎ）を指定するアドレス指定信
号である。同様にＳｕはＲＡＭ３内の被演算数を記憶す
るレジスタの行アドレス（０〜ｍ）を指定し、またＳＬ
は上記しジスタの列アドレス（０〜ｍ）を指定するアド
レス指定信号である。○ｐはオペレーションデコーダ４
に入力されるオペレーション信号で、オペレーションデ
コーダ４は、オペレーション信号○ｐの内容を鱗続して
信号Ｃ，Ｄ，Ｇ，日，Ｊ，ＫＢ，Ｓｕｂ，Ｒ／Ｗのうち
の所定の信号を出力する。Ｃｏは「１」，「２ハ …等
のコード信号であり、オペレーションデコーダ４からの
信号Ｃ、タイミング信号ｔ２の出力時に開かれるゲート
回路Ｇ７を介して演算回路６に入力され、演算等に利用
される。Ｎａは、現行実行中のステップ（マイクロ命令
）の次のステップのマイクロ命令のアドレスを指定する
次アドレス信号であり、アドレス変換回路６に入力され
ている。ＲＡＭ３は、上述したように行アドレス０〜ｍ
、列アドレス０〜ｎを有し、上記行アドレス指定信号Ｆ
ｕ，Ｓｕ、列アドレス指定信号ＦＬ，ＳＬによりアドレ
ス指定され、且つオペレーションデコーダ４から出力さ
れる続出し書込み信号Ｒ／Ｗが“１”のときは、紙定さ
れたアドレスにデータが書込まれ、また続出し書込み信
号Ｒ／Ｗが“０”のときには、指定されたアドレスのデ
ータが謙出される。

なお、このＲ／Ｗ信号はタイミング信号ヒの出力時に開
かれるゲート回路Ｇ３を介してＲＡＭ３に印力０される
。ここで上記タイミング信号ｔ，，ｔ２およびｔ３を説
明すると、これらタイミング信号ｔ，〜らは、図示しな
いタイミング信号発生回路から信号ｔ，，ら，らの順に
、周期的に出力され、またそれらの各“１”レベル期間
は互いに童畳しない信号である。

このタイミング信号し‘まゲート回路Ｇ，、ラツチ回路
７ａ，７ｂに加えられ、これらゲート回路Ｇ，、ラツチ
回路７ａ，７ｂを制御している。タイミング信号ｔ２は
ゲート回路○２，Ｇ４，Ｇ５，Ｇ６に加えられ、またタ
イミング信号ｔ３はゲート回路Ｇ２，Ｇ３に加えられ、
各ゲート回路の開閉制御が行われる。猶、ラツチ回路７
ａ，７ｂにタイミング信号ちとともに加えられているク
ロツクパルス◇２は、図示しないクロツクパルス発生器
の出力パルスであり、論理積信号Ｌ・Ｊ２ によりラツ
チ回路７ａ，７ｂはリセツトされる。第１図にみられる
ように、ゲート回路○，は論理積信号Ｇ・ちの出力時、
すなわちオペレーションデコーダ４から信号Ｇが出力さ
れた時のタイミング信号らの出力時に開かれる。

またゲート回路○２は論理積信号日（ら十ｔ３）の出力
時、すなわちオペレーションデコーダ４からの信号日が
出力された時のタイミング信号ら及びらの出力時に開か
れる。したがって若しも信号Ｇ，日がともに出力中であ
るとき、先ずタイミング信号ｔ．の出力時にゲート回路
Ｇ，が開き、ＲＡＭ３内のたとえば被演算数デ−夕が読
出されてラッチ回路８にラッチされ、次いでタイミング
信号ｔ２，らの出力時に、ＲＡＭ３内のたとえば演算数
データが読出されてラツチ回路８の出力と共に演算回路
５に送られる。このようにしてゲート回路Ｇ，、ラツチ
回路８またはゲート回路○２を介して読出された各デー
タは演算回路５にてタイミング信号ｔ３の出力時に加算
され（信号Ｓ血＝“０”のとき）、或いは減算される（
信号Ｓ血＝“１”のとき）。演算回路５の演算結果はＲ
ＡＭ３の入力端ＩＮを介して、そのときアドレス指定信
号Ｆｕ，Ｆしにより指定される領域内にらのタイミング
で書込まれる。演算回路５はまた、判断命令を実行する
ための演出を実行する。この場合には、演出結果中のキ
ャリ−を除くデータはオア回路９を介してラッチ回路７
ａに、またキャリー（ボロ）直接ラツチ回路７ｂに入力
され、ともにラッチされる。上記ラッチ回路７ａ，７ｂ
にラッチされた演算結果はジヤッジゲ−ト回路１０を介
してアドレス変換回路６に送られ、このアドレス変換回
路６にわ信号Ｎａとオア加算が実行される。この結果、
ＲＯＭＩの次のステップのマイクロ命令のアドレスを示
すデータがＲＯＭアドレス部２に与えられるように構成
されている。キー入力部（キーボード）１１は、第３図
にみられるようにマトリックス構成となっている。すな
わち、ｍ本の行ラインＸ，，Ｘ２，……，Ｘｍ，４本の
列ラインＹ，，Ｙ２，Ｙ３，Ｙ４の交点上に、数字キー
「ＯＪ「１」，・…・・，「９ハフアンクションキー「
十一「一一等が配置されている。行ラインＸ，，Ｘ２，
・・・・・・，Ｘｍはデコーダー２の出力信号ＫＣ○，
，ＫＣ０２，・…・・，ＫＣ○ｍが入力され、行ライン
Ｘ，から順次走査されるようになっている。また列ライ
ンＹ．，Ｙ２，Ｙ３，Ｙ４は４ビット構成のレジスター
３の各々の桁に接続されている。一方、デコーダ１２の
出力信号ＫＣ○，，ＫＣ０２，・…・・ＫＣＯｍ‘まＲ
ＡＭ３内のカウント桁を利用して発生される。このカウ
ント桁はたとえばＲＡＭ３内の記憶領域Ｂが当てられて
おり、キー走査の動作が開始されると、先ずアドレス指
定信号Ｆｕ，ＦＬ（またはＳｕ，ＳＬ）により記憶領域
Ｂがアドレスされ、その内容がクリアされて「０」が書
き込まれる。次いでこの記憶領域Ｂの内容「０」はゲー
ト回路○５を介してデコーダ１ ２に入力される。この
ときデコ−ダ１２からは信号ＫＣ○，のみが出力されて
“１”となり、行ラインＸ，が走査され、この行ライン
Ｘ，上のキーのオンオフ状態が検出される。この時、行
ラインＸ，上のキーが操作されずに行ラインＸ，の走査
が完了すると、再び記憶領域Ｂがアドレス指定信号Ｆｕ
，ＦＬ（またはＳｕ，ＳＬ）によりアドレスまれ、その
内容「０」が演算回路５に送られる。演算回路５には同
時にコード信号Ｃｏによる数値データ「１」が入力され
、両入力データ「０」と“１」との加算が実行され、そ
の演算結果「１」が再度上記記憶領域Ｂに送られて記憶
される。次に更新されてこの記憶領域Ｂの内容「１」が
デコーダー ２に入力されてデコードされ、信号ＫＣ０
２のみが“１”となって出力され、これにより行ライン
Ｘ２が走査される。このようにして各行ラインＸ，，Ｘ
２，・・・・・・の各々の走査が完了するたびに記憶領
域Ｂの内容が演算回路５にて十「１」これて更新され、
次に行ラインの走査が実行される。しかして、記憶領域
Ｂの内容が「ｍ」になり、行ラインＸｍの走査が終わる
と記憶領域Ｂはクリアされ、再び行ラインＸ，，Ｘ２…
…の走査が行われる。いま信号ＫＣ○，が出力されて数
字キー「０」のみがオン状態であるとすると、列ライン
Ｙ，の出力信号のみが“１”となる。したがってレジス
ター３の内容は「０００１」となり、偽Ｂ（最下位ビッ
ト）のみ“１”となり、このデータ「０００１」が、ゲ
ート回路Ｇ５を介して演算回路５に送られるようになっ
ており、他のキーについても上述した如く同様に実行さ
れる。次に第２図を参照して、ＲＯＭ１，ＲＯＭアドレ
ス部２、オベレ−ションデコーダ４、アドレス変換回路
６、ジャ−ジケート回路１０の詳細な構成を説明する。

第２図の回路は、第４図に示すキー二重打検出動作を示
すフローチャートに対応して構成されており、第４図中
に示す数字２，３，４，６，７，８，９，１０，１１は
処理動作の各ステップに対応したアドレスを表わしてお
り、第２図中のＲＯＭアドレス部２に示す数字２，３，
・・・・・・と対応している。ＲＯＭ１のアドレス指定
信号ＦリＳｕ，…・・・の出力ライン上に示す数字「１
」，「２山「４レ「８」は各ビットの重みを表わしてい
る。次アドレス信号Ｎａの出力ライン「１」，「２」は
アドレス変換回路６のオァ回路６ｂ，６ｃを介してアド
レスレジスタ６ａの１桁目および２桁目に接続され、ま
た他の出力ライン「４』「８」，……はしジスタ６ａの
３桁目、４桁目，…・・・に直接接続されている。上記
アドレスレジスタ６ａの１桁目、２桁目には更にジャー
ジケート回路１０内のアンド回路１０ａ，１０ｂの出力
がオア回路６ｂ，６ｃを介して入力されており、上述し
たオア加算が実行される。アドレスレジスタ６ａの各桁
出力はＲＯＭアドレス部２に直接及びィンバータ２，〜
２ｎを介して供給されＲＯＭＩのマイクロ命令のアドレ
ス指定が行われる。上記ジャージケート回路１０中の両
アンド回路１０ａ，１ｏｂにはともにオペレーションデ
コーダ４からの出力信号Ｊが供給され、且つアンド回路
１０ａにはラッチ回路７ａの出力がまたァンド回路１０
ｂにはラッチ回路７ｂの出力が供給されている。

これにより、後述する判断動作のァドレス３，６，９（
ステップｄ，ｆ．ｇ）に於ける演算回路５の演算結果が
アドレス変換回路６に送られてオア加算が成される。第
１表は、第２図に示した各ステップに対応す＊るアドレ
ス毎にＲＯＭＩから出力されるオペレーション信号ＯＰ
による命令に応じ、オペレーションデコーダ４から出力
される出力信号の種類を示すそのである。

第 １ 表 次に、２種類のキー入力操作例をあげて、上記実施例の
キー二重打検出動作を説明する。

猶この例では、第３図中の行ラインＸｍの数を８本（ｍ
＝８）と仮定する。したがってデコーダ１２から出力さ
れる信号はＫＣ○，〜ＫＣ０８となる。また、上述した
記憶領域Ｂ及び後述する記憶領域Ａは、第２表に示すよ
うな行アドレスによって指定されるものとする。第２表 先ず、第５図に示すレジスター３および記憶領域の記憶
状態図、また第４図に示すフローチャートを参照して数
字キー「４」のみが押された場合の動作を説明する。

キー検出動作が開始されると、この動作のスタートアド
レス「４」が所定の方法（例えば前回の最後のステップ
に於る次のアドレス信号Ｎａ）によって指定され、ＲＯ
Ｍアドレス部２によりアドレス４が指定されて第４図の
ステップａの動作が実行される。このステップａは、Ｒ
ＡＭ３内に記憶領域Ｂの内容をクリアする動作であり、
ＲＯＭＩからは第２図に示す如く記憶領域Ｂをアドレス
するたのアドレス指定信号Ｆｕ＝「１００」（１Ｇ隼数
「４」），ＦＬ＝「１１１１」（１０進数「１５」）が
出力される。またアドレス指定信号ＳりＳＬはともに「
０」である。更にオペレーション信号ＯＰは「１１００
」であり、オペレーションデコーダ４から信号Ｃ，Ｒ／
Ｗが出力される。（第２表参照）。（第１表参照）更に
コード信号Ｃｏは「０」、次アドレス信号Ｎａは「７」
となってそれぞれ出力されている。上述のようにしてア
ドレス指定信号Ｆ山 ＦＬにより記憶領域Ｂがアドレス
されているが、信号Ｇ，日がともに出力されず「０」で
あるから、タイミング信号ち，ｔ２の出力時にゲート回
路Ｇ，，○２が開かず、またコード信号Ｃｏも「０」で
あるので次いで出力されるタイミング信号ら‘こより開
かれるゲート回路Ｇ３の出力は「０」となり記憶領域Ｂ
には「０」が書き込まれる。しかして、この動作が終わ
ると次のアドレス「７」で示されるステップｂに進む。
ステップｂは記憶領域Ｂの内容ｒｏ」をデコ−ダ１２に
転送し、行ラインＸ，の走査を開始させるための動作が
実行される。

すなわち、第２図のアドレス７に示されている如くアド
レス指定信号Ｆｕ及びＦしは夫々「４」及び「１５」と
なって記憶領域Ｂが指定され、オペレーション信号ＯＰ
は「０００１」であり、信号Ｄ，日が出力される。更に
コード信号Ｃｏ：「０ハ次アドレス信号Ｎａ＝「２」と
なる。従って、議出し書込み指令信号Ｒ／Ｗは出力され
ないからＲＡＭ３には読出し指令がかかっており、タイ
ミング信号ｔ２の出力時、記憶領域Ｂの内容「０」が謙
出され、そのとき同時に開かれるゲート回路０２，０６
を介してデコーダ１２に入力される。デコーダー２は入
力データ「０」にデコーダして信号ＫＣ０，のみを出力
するため、行ラインＸ，のみが走査される。いま行ライ
ンＸ，のキー「０」，「１』「２」，「３Ｊは何れも押
されておらず、オフ状態であるから、レジスター３には
データ「００００」が取込まれ、この処理を終了すると
次アドレス「２」がＲＯＭアドレス部２に送られ、次の
ステップｃに進む。ステップｃでは、レジスタ１３の内
容を記憶領域Ａに転送される。

即ち、ＲＯＭＩからは第２図に示す如くアドレス指定信
号はＦｕ＝「１１０」（１０進数「６」），ＦＬ＝「１
１００」（１Ｇ隻数「１２」）、オペレーション信号Ｏ
Ｐは「１０００ハ コード信号Ｃｏは「０ぃ また次ア
ドレス信号Ｎａは「３」が夫々出力され、ＲＡＭ３の記
憶領域Ａがアドレスされると共にオペレーションデコー
ダ４からは信号ＫＢ，Ｒ／Ｗが出力される。従って、タ
イミング信号らの出力時にゲート回路Ｇ５が開かれるが
、行ライン×上のキーは押されていないため、レジスタ
１３は「００００」となっており、このレジスタ１３の
内容が信号ＫＢに開閉制御されるゲート回路Ｇ５及び演
算回路５を介してＲ／Ｗ信号（＝“１”）が与えられる
ＲＡＭ３のＩＮ端子に送出され、記憶領域Ａに書き込ま
れる。しかして、この処理が終了すると次アドレス信号
Ｎａ＝「３」がレジスタ６ａに謙込まれ、アドレスｒ３
」が割付られたステップｄに進む。このステップｄでは
Ａレジスタの内容が「０」であるかどうか、すなわちキ
ーが押されているかどうかの判断動作が実行されるので
、ＲＯＭＩからの各出力はＦｕ＝「６ハ ＦＬ＝「１２
」、 ＯＰ＝「００１１」、Ｃｏ＝「０」及びＮａ＝「
８」となり、上記ステップｃと同様に記憶領域Ａがアド
レスされるとともに、オペレーションデコーダ４からは
信号日及びＪが出力される。

従って、タイミング信号らの出力時に記憶領域Ａの内容
「００００」が演算回路５に入力され、この演算回路５
をスルーし、更にオァ回路９を介してラッチ回路７に供
給されてラッチされる。この場合キヤリーは生じないの
で、ラッチ回路７ｂにも「０」が供給され、これらラッ
チ回路７ａ，７ｂにラツチされたデータが供給されるア
ンド回路１０ａ，１ｏｂの出力はともに“０”となる。
この結果、レジスタ６の内容は次アドレス信号Ｎａの内
容「８」と等しく、次にアドレス「８」が割付られたス
テップｅに進む。詰り、記憶領域Ａの内容「０」である
ことが判断されたことになる。しかして、ステップｅは
、記憶領域Ｂの内容を十「１」する演算が実行される。
即ち、ＲＯＭＩからはＦｕ＝「４」、ＦＬ＝「１５」、
ＯＰ＝「１１０１」、 Ｃｏ＝「１」、及びＮａ＝「６
」の夫々が出力され、記憶領域Ｂがアドレスされると共
にオペレーションデコーダ４からは信号Ｃ，日，Ｒ／Ｗ
が出力される。従って、タイミング信号らの出力時に記
憶領域Ｂの内容「０」が謙出され、ゲート回路Ｇ２を介
して演算回路５に入力される。同時に演算回路５にはコ
ード信号Ｃｏによるコード「１」がゲート回路○４を介
して入力される。演算回路５では両入力データ「０」と
「１」との加算が実行され、その演算結果「１」がタイ
ミング信号らの出力時に記憶領域Ｂに書込まれる。この
結果、記憶領域Ｂの内容「１」に更新され次に次アドレ
ス信号Ｎａに示されたアドレス「６」が割付けられたス
テップｆに進む。ステップｆでは、記憶領域Ｂの内容と
、コード「８」との大小関係が比較されるもので、ＲＯ
ＭＩからはＯＰ＝「０１１１」、Ｃｏ＝「８」及びＮａ
＝「４」が夫々出力され、記憶領域Ｂがアドレスされる
と共にオペレーションデコーダ４からは信号Ｃ，日，Ｊ
，Ｓｕｂが夫々出力される。

従って、タイミング信号らの出力時に、演算回路５には
記憶領域Ｂの内容「１」とコード信号Ｃｏによるコード
「８」が入力される。そして演算回路５には上記減算指
令信号Ｓｕｂが入力されているから、「１一８」の減算
が実行され、この結果演算回路５からはデータ及びボロ
−が出力され、ラッチ回路７ａ，７ｂに“１”が入力さ
れる。これにより、ジャージケート回路１０のアンド回
路１０ａ，１０ｂの出力がともに“１”となり、この出
力はしジスタ６ａの第１桁目、第２桁目に入力される。
この時、次アドレス信号Ｎａ＝「１００」であるから、
レジスタ６ａにはオア加算の結果、「１１１」が入力さ
れ、次のアドレスは「７」となって、このアドレス「７
」が割付られている上記ステップｂに戻る。ステップｂ
では、記憶領域Ｂは十１されて「１」となっており、こ
の「１」がデコーダ１２に入力される。

このためデコーダー２から信号ＫＣ０２のみが出力され
て“１”となり、行ラインＸ２が走査される。いまキー
「４」のみ押されているため、レジスタ１３にはデータ
「０００１」が取込まれ（第５図参照）、次にステップ
ｃに於て、レジスター３の内容「０００１」（（１０進
数「４Ｊが上記同様の動作により記憶領域Ａに転送され
、記憶領域Ａの内容が「１」となる。この転送が終了す
ると、次にステップｄに進み、記憶領域Ａの内容が「０
」が否かの判断が実行される。即ち、演算回路５には記
憶領域Ａの内容「１」が入力され、この演算回路５をス
ルーしてラッチ回路７ａに印加され、ラッチ回路７ａに
は“１”が、またラツチ回路７ｂには“０”が夫々ラツ
チされる。そして、これ等ラツチ回路７ａ，７ｂの出力
は、オペレーションデコーダ６から出力されている信号
Ｊにより開成されているアンド回路１０ａ，１ｏｂ及び
オア回路６ｂ，６ｃを介してレジスタ６ａに入力され、
次アドレス信号Ｎａの「１０００」（１０進数「８Ｊが
オワ加算されて「１００」（１０進数「９」）となる。
従って次にアドレス「９」が割付られたステップｇに進
み、結果的に記憶領域Ａの内容が「０」でないことが判
断されたことになる。このステップｇは記憶領域Ａに記
憶されている内容同志の加算を行い、その結果を再び記
憶領域Ａに入力し、その演算（加算）時にキャリーが生
じたか否か、及びキャリーが生じた際にデータが残って
いるか杏かを検出するものであり、キャリーが生じてデ
ータが残っている場合は二重打であると判定するもので
ある。

即ち、「Ａ＋Ａ→Ａ」の処理を行うことは、１，２，４
，８の各重みを持つビット位置の唯一つのみに信号“１
”が立っている場合は結果的に１ビットづつ左シフトさ
れることであり、キャリ−が生じた際にその記憶内容は
「０トつまりデータは残らない状態となっている。これ
に対し、２つ以上のビット位置に信号“１”が立った場
合、即ち、「１，２，４，８」以外の数値コードとなっ
ている際には、キャリーが生じた時点で必要すデータも
残っているものである。そこで、このステップｇに於て
は第２図からも明らかなようにＲＯＭＩの出力をＦｕ＝
Ｓｕ＝「１１０」、ＦＬ＝ＳＬ＝「１１００」、ＯＰ＝
「１０１１」、Ｃｏ＝「０」及びＮａ＝「８」とし、被
演算数及び演算数を共に記憶領域Ａの内容とすると共に
オペレーションデコーダ６からは信号Ｇ，日，Ｊ及びＲ
／Ｗを夫々出力されるものである。

従って、タイミング信号ｔ，の出力時には記憶領域Ａの
内容「０００１」が読出され、このデータはゲート回路
Ｇ，を介してラツチ回路８にラツチされる。次いてタイ
ミング信号らの出力時にも記憶領域Ａがアドレスされて
いるので、記憶領域Ａの内容「０００１」が読出され、
ゲート回路Ｇ２を介して、演算回路５に送られる。この
結果、演算回路５ではＡレジスタの内容「０００１一同
志が加算され、演算結果が「００１０」となる。この演
算結果はタイミング信号らの出力時に、Ａレジスタ内に
再度書込まれる（第５図口）。また上記演算ではキャリ
ーが生じないため、ラツチ回路７ａのみに“１”が入力
され、この出力がオア加算されることにより再度アドレ
ス「９」となってステップｇに戻る。従って上述したこ
とと全く同様な演算がキヤリーが生じるまでくり返し実
行される。このとき記憶領域Ａの状態を第５図口、ハ及
び二に示す。しかして、この第５図二の状態から再度ス
テップｇの演算が実行されると、その演算結果は「１６
」（２進数「１００００」）となりキャリーが生じる。
従ってこの時ラツチ回路７ｂには“１”がラツチされる
が、ラッチ回路７ａは“０”となり、アンド回路１０ｂ
からは“１”が、またアンド回路１０ａからは“０”が
夫々出力されるためしジスタ６ａの内容が「ｌｏｌｏ」
（１０進数「１０」）となり、アドレス「１０」が割付
けられている次のステップ（図示せず）のキー判断フロ
ーに進むことになる。これにより、キーの操作は正しく
行われたことが判断され、次のキー判断フローで数値キ
ー「４」が操作されたことを検出し、その後所定の処理
を受ける。なお、何れのキーも押されていない場合には
、上述したステップａ→ｂ→ｃ→ｄ→ｅ→ｆ→ｂ→ｃ→
・・…・の動作が繰返され、Ｂレジスタの内容が十１さ
れて更新されながら行ラインＸ，，Ｘ２，・・・・・・
が順次走査される。そして最後の行ラインＸ８の走査が
完了し、ステップｆに入ると、前述した如くＢレジスタ
の内容とコード「８」の減算が行われて上記Ｂレジスタ
の内容が「８」以上であることが判断される。このとき
にはステップａに復帰して、記憶領域Ｂの内容をクリア
し、再度行ラインＸ，からのキー検出動作が実行される
。次に第６図に示すレジスタ状態図を参照して、キー「
４」、「５」が同時押しされた場合の動作を説明する。

この場合も上述したようにまず行ラインＸ，についての
走査が実行され、次い記憶領域Ｂの内容が十「１」これ
て「１」となる。しかして、ステップｂにてデコーダ１
２にＢレジスタの内容「１」が入力され、信号ＫＣ０２
が出力されて行ラインＸ２が付勢され次いでステップｃ
に入り、レジスタ１３の内容００１１」が記憶領域Ａに
転送される。次いでステップｄに入り、上記したと同様
の動作により記憶領域Ａの内に数値があるか否かが判断
されるが、今は「００１１」が記憶されていることによ
り次にステップｇに進む。そして、このステップｇでも
上述したと同様の動作により記憶領域Ａの記憶内容同志
を加算しその結果を記憶領域Ａに記憶させる動作が繰返
される。この結果、記憶領域Ａの内容は加山される毎に
第６図イ→口→ハ→二と変化する。

Ａレジスタの内容がこの状態になると、演算結果のデー
タは「１０００」（２進数）、となり、更にキヤリーが
生じるため、ラツチ回路７ａ，７ｂには共に“１”が入
力される。しかして、このラツチ回路７ａ，７ｂの出力
はオペレーションデコーダ６から出力される信号Ｊによ
り開成されているジャッジ回路１０のアンド回路１０ａ
，１０ｂ及びオア回路６ｂ，６ｃを介してレジスタ６ａ
に印加される為Ｎａの内容「８」（２進数「１０００」
）にこのラツチ回路７ａ，７ｂの出力がオア加算され、
２進数「１０１１」となってアドレス１１へ進む。この
アドレス１１には番地合せたのに設けられたもので、命
令は組まれておらず、次のアドレス４のステップａへ進
み、上記のキー操作「４」，「５」の同時押し二重打で
あると検出され、キー入力されることなく再度キーサン
プリングが行われることになる。また、各行ラインのキ
ーが３個以上同時に押された場合の動作も同様である。
なお、上記実施例では小型電子計算機に適用した場合に
ついて説明したが、本発明はこれに限ることなく例えば
電子式金銭登録機等マトリックス構成のキーボードを有
する電子機器に適用できるものである。

以上詳細に説明した如く、本発明はキー入力部から得ら
れたデータを順次加算してデータ、キャリーの有無を判
断することによりキーの二重打検出が可能となり、しか
し１ステップで実現べきるため、マイクロプログラムの
アドレス数も少なくて剤み、処理時間が早くなって計算
速度が大幅にアップすると共に回路構成の簡略化が図れ
る等種々の利点を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の全体回路構成図、第２図は
第１図に於ける要部詳細図、第３図はキー入力部の詳細
図、第４図は動作説明のためのフローチャート、第５図
及び第６図はキー操作の記憶領域Ａの状態図である。 １・・…・ＲＯＭ、２・・・・・・ＲＯＭアドレス部、
３・・・・・・ＲＡＭ、４……オペレーションデコーダ
、５……演算回路、６・・・・・・アドレスレジスタ部
、７ａ，７ｂ…・・・ラツチ回路、１０……ジャッジケ
ート回路、１１……キー入力部、１２……デコーダ、１
３……レジスタ。 第１図 第４図 第２図 第３図 第５図 第６図

Claims (1)

【特許請求の範囲】
1. １ ｍ本の行ラインとｎ本の列ラインとでなるマトリク
   スライン上に複数のキーが配列され、上記行ラインを一
   定の順序をもつて連続的に発生されるサンプリング信号
   により順次走査し、上記列ラインよりキー操作に応じた
   ｎビツトの２進コードを出力するキー入力手段と、この
   キー入力手段の列ラインより出力されるｎビツトの２進
   コードを記憶する記憶手段と、この記憶手段に記憶され
   たｎビツトの２進コードを演算値及び被演算値として加
   算し、その加算結果を再度上記記憶手段に記憶さて上記
   演算をキヤリーが生じるまで繰返す演算手段と、この演
   算手段による演算結果にキヤリーが得られた際に上記ｎ
   ビツト内にデータが有るか否かを判断する判断手段とを
   具備し、上記演算手段による演算結果にキヤリーが生じ
   、かつ上記判断手段によりデータ有りが判断されること
   により、上記キー入力手段のキー二重打を検出すること
   を特徴としたキー二重打検出方式。