JPS5943789B2 - 小形電子計算機 - Google Patents
小形電子計算機Info
- Publication number
- JPS5943789B2 JPS5943789B2 JP1168776A JP1168776A JPS5943789B2 JP S5943789 B2 JPS5943789 B2 JP S5943789B2 JP 1168776 A JP1168776 A JP 1168776A JP 1168776 A JP1168776 A JP 1168776A JP S5943789 B2 JPS5943789 B2 JP S5943789B2
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- JP
- Japan
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- register
- display
- contents
- signal
- data
- Prior art date
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- Electrically Operated Instructional Devices (AREA)
- Calculators And Similar Devices (AREA)
Description
【発明の詳細な説明】
本発明は小型電子計算機に関する。
従来の携帯型電子式計算機は誰れでも即ち幼少な或いは
未熟な人が加減乗除算等の計算を簡単な操作にてその結
果を求め得ることを目指している。
未熟な人が加減乗除算等の計算を簡単な操作にてその結
果を求め得ることを目指している。
第１図は従来の小型電子式計算機の一例を示す斜視図で
ある。ａは０〜９の数値及び小数点を入力する数値キー
群で、をは命令及び命令実行の指５ 示を行なうファン
クションキー群である。かかるファンクションキー群を
の操作による数値キー群ａの操作によつて入力された演
算数、被演算数の四則演算等の処理が行なわれる。例え
ば計算機に１２３×２４の計算を行なわせ’ｏ るなら
ば、次の順序でキー操作を行なうものである。
ある。ａは０〜９の数値及び小数点を入力する数値キー
群で、をは命令及び命令実行の指５ 示を行なうファン
クションキー群である。かかるファンクションキー群を
の操作による数値キー群ａの操作によつて入力された演
算数、被演算数の四則演算等の処理が行なわれる。例え
ば計算機に１２３×２４の計算を行なわせ’ｏ るなら
ば、次の順序でキー操作を行なうものである。
■→口→口→囚→口→口→日
上記キー操作によつて表示装置は第２図に示す１５如く
置数演算結果を表示する。
置数演算結果を表示する。
従つていわゆるワンタッチ（少ない操作）にて計算結果
が得られ、計算の途中経過すなわち計算方法の詳細を理
解することができないもので、小学生、中学生等の使用
はその教育上好ましくない２０ものである。
が得られ、計算の途中経過すなわち計算方法の詳細を理
解することができないもので、小学生、中学生等の使用
はその教育上好ましくない２０ものである。
本発明は上述の如き教育上の弊害をなくし、教育効果を
もたらす学習用小型電子計算機を提供することにある。
もたらす学習用小型電子計算機を提供することにある。
本発明はさらに計算機に入力される被演算数と２５複数
桁から成る演算数との演算を行なうとき、複数桁からな
る演算数の少なくとも１桁と演算数との演算を行なわせ
る手段を有する小型電子計算機を提供することにある。
桁から成る演算数との演算を行なうとき、複数桁からな
る演算数の少なくとも１桁と演算数との演算を行なわせ
る手段を有する小型電子計算機を提供することにある。
本発明の他の目的は以下図面に従つて行なわれ３０る実
施例の説明に従い明らかとなるであろう。
施例の説明に従い明らかとなるであろう。
第３図は本発明による小型電子計算機の一実施例を説明
するブロック図である。キーボードＫＢは複数の操作用
キーが設けられＮＫは計算機に０〜９、小数点を入力す
るキー等３５から成る数値キー群、ＦＫは計算機に四則
演算命令、命令実行及び記憶内容をクリアする命令を与
えるキー等から成るファンクションキー群、ＭＳは計算
機に異なる演算処理を行なわせるモード切換えスイツチ
、ＳＴＥＰは計算機に入力されたデータの処理を区分し
て実行させるキーである。
するブロック図である。キーボードＫＢは複数の操作用
キーが設けられＮＫは計算機に０〜９、小数点を入力す
るキー等３５から成る数値キー群、ＦＫは計算機に四則
演算命令、命令実行及び記憶内容をクリアする命令を与
えるキー等から成るファンクションキー群、ＭＳは計算
機に異なる演算処理を行なわせるモード切換えスイツチ
、ＳＴＥＰは計算機に入力されたデータの処理を区分し
て実行させるキーである。
ＣＵは制御回路で、キーボードＫＢからのキー信号を受
けて、あるいは計算機内の他の回路の状態を検知して各
種制御信号を出力する。例えば端子Ｌｌ，Ｌ２，Ｌ３，
Ｌ４，Ｌ５よりキーボードＫＢよりの信号を入力し、端
子Ｂ１より数値キーＮＫのコード信号を送出する。端子
Ｂ２は演算回路ＡＬＵを制御する信号を出力し、端子Ｂ
３，Ｂ４，Ｂ５，Ｂ６はレジスタに入力するゲートを開
閉する信号を出力する。ＦＴはモード切換キーＭＳによ
りセツトされるフラツグＦ１の状態を検知する端子であ
る。Ｚ１は表示制御を行なう信号を発生する端子である
。Ｚ２はフラツグＦ１がセツトされているとき信号を発
生する端子である。Ｚ３は演算実行キーが操作されたか
どうかを判別させる信号を出力し判別回路ＪＣｌに送る
端子である。Ｚ４は演算が終了したとき信号を発生する
端子である。Ｒ１はキーボードＫＢの数値キＮＫよりの
信号を制御回路ＣＵを経て、オアゲート０Ｇ１及び制御
回路ＣＵの端子Ｂ３よりの信号でアンドゲートＡＧｌを
介し、入力されるレジスタである。
けて、あるいは計算機内の他の回路の状態を検知して各
種制御信号を出力する。例えば端子Ｌｌ，Ｌ２，Ｌ３，
Ｌ４，Ｌ５よりキーボードＫＢよりの信号を入力し、端
子Ｂ１より数値キーＮＫのコード信号を送出する。端子
Ｂ２は演算回路ＡＬＵを制御する信号を出力し、端子Ｂ
３，Ｂ４，Ｂ５，Ｂ６はレジスタに入力するゲートを開
閉する信号を出力する。ＦＴはモード切換キーＭＳによ
りセツトされるフラツグＦ１の状態を検知する端子であ
る。Ｚ１は表示制御を行なう信号を発生する端子である
。Ｚ２はフラツグＦ１がセツトされているとき信号を発
生する端子である。Ｚ３は演算実行キーが操作されたか
どうかを判別させる信号を出力し判別回路ＪＣｌに送る
端子である。Ｚ４は演算が終了したとき信号を発生する
端子である。Ｒ１はキーボードＫＢの数値キＮＫよりの
信号を制御回路ＣＵを経て、オアゲート０Ｇ１及び制御
回路ＣＵの端子Ｂ３よりの信号でアンドゲートＡＧｌを
介し、入力されるレジスタである。
Ｒ２はレジスタで、制御回路ＣＵの端子Ｂ４の信号で数
値が入力される。Ｒ３はレジスタで、制御回路ＣＵの端
子Ｂ５の信号で数値が入力され、後述の如く乗算を行な
うとき、乗算の結果が入力される。
値が入力される。Ｒ３はレジスタで、制御回路ＣＵの端
子Ｂ５の信号で数値が入力され、後述の如く乗算を行な
うとき、乗算の結果が入力される。
Ｒ４はレジスタで、後述の如く乗算を行なうとき、被乗
数と乗数の１桁との演算結果即ち部分結果入力される。
数と乗数の１桁との演算結果即ち部分結果入力される。
ＡＬＵはレジスタのデータを演算させる演算回路である
。
。
ＪＣＩは演算実行キーが操作されたかの判別を行なう判
別回路である。
別回路である。
ＪＣ２はレジスタＲ２の内容がＯであるかを判別する判
別回路である〇ＪＣ３はレジスタＲ２の最下位桁がＯで
あるかの判別回路である。
別回路である〇ＪＣ３はレジスタＲ２の最下位桁がＯで
あるかの判別回路である。
ＳＴＣはレジスタＲｌ，Ｒ２の内容を右シフト、左シフ
トするシフト回路である。
トするシフト回路である。
ＡＧ５，ＡＧ６はレジスタＲ３とレジスタＲ４とのデー
タを選択して表示装置ＤＰに送るアンドゲートで、ＡＧ
７，ＡＧ８はモード切換キーＭＳがＣＨＥＣＫ側にセツ
トされているとき、表示されているデータが途中結果か
そうでないかの信号を出力するアンドゲートである。
タを選択して表示装置ＤＰに送るアンドゲートで、ＡＧ
７，ＡＧ８はモード切換キーＭＳがＣＨＥＣＫ側にセツ
トされているとき、表示されているデータが途中結果か
そうでないかの信号を出力するアンドゲートである。
ＡＧ９は上記アンドゲートである０ＡＧ９は上記アンド
ゲートＡＧ５，６，７，８を開閉制御する信号を判別回
路ＪＣｌ，ＪＣ２よりの信号で発生するアンドゲートで
ある。ＩＮＶｌ，ＩＮ２はインバータで、アンドゲート
ＡＧ５，ＡＧ７あるいはアンドゲートＡＧ６，８の一方
を開成し、他方を閉成するアンドゲートである。
ゲートＡＧ５，６，７，８を開閉制御する信号を判別回
路ＪＣｌ，ＪＣ２よりの信号で発生するアンドゲートで
ある。ＩＮＶｌ，ＩＮ２はインバータで、アンドゲート
ＡＧ５，ＡＧ７あるいはアンドゲートＡＧ６，８の一方
を開成し、他方を閉成するアンドゲートである。
０Ｇ２，０Ｇ３はオアゲートである。
表示装置ＤＰは第４図に示す如きセグメント型を用い、
図に於てＮＤは数値表示体、ＭＤは数値表示の状態、内
容を示す信号表示体、かかる記号表示体ＭＤで表示され
る表示内容が数値表示体ＮＤを用いて表示されても良い
。
図に於てＮＤは数値表示体、ＭＤは数値表示の状態、内
容を示す信号表示体、かかる記号表示体ＭＤで表示され
る表示内容が数値表示体ＮＤを用いて表示されても良い
。
また表示体として他にマトリックス表示体等を用いるこ
ともできる。ＤＤは表示駆動回路で遂次表示内容が表示
体に送られ、また桁選択信号ＤＳが一方から表示体に送
られる。以下一演算例を示し、本発明の小型電子計算機
の作動説明を行なう。
ともできる。ＤＤは表示駆動回路で遂次表示内容が表示
体に送られ、また桁選択信号ＤＳが一方から表示体に送
られる。以下一演算例を示し、本発明の小型電子計算機
の作動説明を行なう。
第５図は作動を説明する計算例を示す図で、第６図は第
３図に示すプロツク図の制御説明図である。
３図に示すプロツク図の制御説明図である。
以下第３図、第６図に従い説明を行なう。まずモード切
換スイツチＭＳが切り換えられてＣＨＥＣＫ側にセツト
される。第５図に示された被乗数のデータ２・４及び乗
数のデータ１２・３は従来の計算機に於て行なわれてい
たようにキーボードＫＢより入力され、所定のレジスタ
に記憶される。
換スイツチＭＳが切り換えられてＣＨＥＣＫ側にセツト
される。第５図に示された被乗数のデータ２・４及び乗
数のデータ１２・３は従来の計算機に於て行なわれてい
たようにキーボードＫＢより入力され、所定のレジスタ
に記憶される。
ここでは被乗数データの２・４がレジスタＲ１に、乗数
データの１２・３がレジスタＲ２に入力される。演算さ
れるべき数値データが入力され、口キーが操作されると
、制御回路２は日キーを作動検知し、レジスタＲ４をク
リアする信号を出力する。
データの１２・３がレジスタＲ２に入力される。演算さ
れるべき数値データが入力され、口キーが操作されると
、制御回路２は日キーを作動検知し、レジスタＲ４をク
リアする信号を出力する。
次にレジスタＲ２の内容がＯであるか否かを判別する判
別回路ＪＣ２が働き、レジスタＲ２の内容を判別する。
かかる判別の結果０でなければ、レジスタＲ２の最下位
桁ＬＳＤがＯであるか否かを判別する判別回路ＪＣ３が
働く。しかる結果０でないので、レジスタＲ２の内容が
レジスタＲ３（今はＯ）と加算されてレジスタＲ３にま
たレジスタＲ４（今はＯ）と加算されてレジスタＲ４に
入力され、かかる作動はレジスタＲ２の下１桁が０にな
る迄行なわれて、被乗数と乗数の１桁との乗算が実行さ
れる。レジスタＲ２の下１桁は０かの判別回路ＪＣ３の
出力によりシフト回路ＳＴＣが働き、レジスタＲ２の内
容は右シフトされ、１２となりレジスタＲ１の内容は左
シフトされて２４０となる。次にフラツグＦ１のセツト
状態と実行キーの作動が判別回路ＪＣｌで調らべられ、
レジスタＲ４の内容が表示装置ＤＰで表示されるべく信
号がでて、アンドゲートＡＧ９を介してアンドゲートＡ
Ｇ６を開成すべく信号が印加されレジスタＲ４の内容が
第７図の（４）の如く表示される。
別回路ＪＣ２が働き、レジスタＲ２の内容を判別する。
かかる判別の結果０でなければ、レジスタＲ２の最下位
桁ＬＳＤがＯであるか否かを判別する判別回路ＪＣ３が
働く。しかる結果０でないので、レジスタＲ２の内容が
レジスタＲ３（今はＯ）と加算されてレジスタＲ３にま
たレジスタＲ４（今はＯ）と加算されてレジスタＲ４に
入力され、かかる作動はレジスタＲ２の下１桁が０にな
る迄行なわれて、被乗数と乗数の１桁との乗算が実行さ
れる。レジスタＲ２の下１桁は０かの判別回路ＪＣ３の
出力によりシフト回路ＳＴＣが働き、レジスタＲ２の内
容は右シフトされ、１２となりレジスタＲ１の内容は左
シフトされて２４０となる。次にフラツグＦ１のセツト
状態と実行キーの作動が判別回路ＪＣｌで調らべられ、
レジスタＲ４の内容が表示装置ＤＰで表示されるべく信
号がでて、アンドゲートＡＧ９を介してアンドゲートＡ
Ｇ６を開成すべく信号が印加されレジスタＲ４の内容が
第７図の（４）の如く表示される。
またアンドゲートＡＧ８の出力が出て図示の如くドツト
表示が表示体ＭＤでなされる。さらに演算実行キーが押
下されると、レジスタＲ４の内容が制御回路ＣＵにより
クリアされ、またレジスタＲ２の内容が検知され、すべ
ての桁が０でなければ、レジスタＲ２の最下位桁の内容
が検知され、今の例では０でないので、２．４×２の演
算が行なわれる。
表示が表示体ＭＤでなされる。さらに演算実行キーが押
下されると、レジスタＲ４の内容が制御回路ＣＵにより
クリアされ、またレジスタＲ２の内容が検知され、すべ
ての桁が０でなければ、レジスタＲ２の最下位桁の内容
が検知され、今の例では０でないので、２．４×２の演
算が行なわれる。
即ち１桁レフトシフトされたデータ２４とレジスタＲ２
の右シフトされて最下位桁に記憶されているデータ１２
１との乗算が始まる。まずレジスタＲ１の内容とレジス
タＲ３の部分結果のデータの加算が行なわれ、レジスタ
Ｒ３に入力され、またレジスタＲ１のデータとレジスタ
Ｒ４のデータ（クリアされている為０である）との加算
が行なわれ、レジスタＲ４に加算結果が入力される。か
かる一連の作動はレジスタＲ２の最下位桁の内容がＯに
なるまで繰り返され、被乗数と乗数の２桁との乗算が行
なわれる。従つて２桁目だけの部分積がレジスタＲ４に
１桁目と２桁目の部分積の和がレジスタＲ３に入力され
、レジスタＲ２の最下位桁がＯになつたことを判別回路
ＪＣ３で判別され、ＯであればレジスタＲ２の内容を右
シフトし、レジスタＲ１の内容を左シフトして、モード
切換キーＭＳがＣＨＥＣＫ側にセツトされているので、
アンドゲートＡＧ６を介してレジスタＲ４の内容を前述
の如く表示装置ＤＰに送り第７図の（５）に示す如く表
示される。またかかるとき表示内容が部分結果であるこ
とを端子Ｚ１より表示制御信号が出力したとき制御回路
］ＣＵの端子Ｚ２とアンドゲートＡＧ７との出力を用い
て例えば図示の如くドツトマークで記号表示体ＭＤを用
いて表示する。
の右シフトされて最下位桁に記憶されているデータ１２
１との乗算が始まる。まずレジスタＲ１の内容とレジス
タＲ３の部分結果のデータの加算が行なわれ、レジスタ
Ｒ３に入力され、またレジスタＲ１のデータとレジスタ
Ｒ４のデータ（クリアされている為０である）との加算
が行なわれ、レジスタＲ４に加算結果が入力される。か
かる一連の作動はレジスタＲ２の最下位桁の内容がＯに
なるまで繰り返され、被乗数と乗数の２桁との乗算が行
なわれる。従つて２桁目だけの部分積がレジスタＲ４に
１桁目と２桁目の部分積の和がレジスタＲ３に入力され
、レジスタＲ２の最下位桁がＯになつたことを判別回路
ＪＣ３で判別され、ＯであればレジスタＲ２の内容を右
シフトし、レジスタＲ１の内容を左シフトして、モード
切換キーＭＳがＣＨＥＣＫ側にセツトされているので、
アンドゲートＡＧ６を介してレジスタＲ４の内容を前述
の如く表示装置ＤＰに送り第７図の（５）に示す如く表
示される。またかかるとき表示内容が部分結果であるこ
とを端子Ｚ１より表示制御信号が出力したとき制御回路
］ＣＵの端子Ｚ２とアンドゲートＡＧ７との出力を用い
て例えば図示の如くドツトマークで記号表示体ＭＤを用
いて表示する。
上述の動作を実行キーが押下される毎に繰り返し、レジ
スタＲ２の内容がすべてＯになつたとき、判別回路ＪＣ
２の出力と制御回路ＣＵとの演算終了信号とがシフト回
路ＳＴＣに印加され、シフト回路ＳＴＣはレジスタＲ１
の内容を左シフトした回数だけ右シフトを繰り返す信号
を出力し、レジスタＲ１の内容をキーボードＫＢから入
力した状態にもどす。
スタＲ２の内容がすべてＯになつたとき、判別回路ＪＣ
２の出力と制御回路ＣＵとの演算終了信号とがシフト回
路ＳＴＣに印加され、シフト回路ＳＴＣはレジスタＲ１
の内容を左シフトした回数だけ右シフトを繰り返す信号
を出力し、レジスタＲ１の内容をキーボードＫＢから入
力した状態にもどす。
また判別回路ＪＣ２の出力はアンドゲートＡＧ９を閉成
し、かかる閉成信号がアンドゲートＡＧ８を閉成し、ア
ンドゲートＡＧ７を開成して表示体ＭＤを駆動して乗算
終了の表示を行なうと共に、アンドゲートＡＧ９の出力
がアンドゲートＡＧ５を開成してレジスタＲ３に貯えら
れた２．４×１２．３のデータをオアゲートＯ−Ｇ３を
介して表示装置ＤＰに送り、データ等が第７図の（７）
に示す如く表示される。なお以上の説明に於てはモード
切換キーＭＳによる演算実行キーの機能を変えたもので
ある。
し、かかる閉成信号がアンドゲートＡＧ８を閉成し、ア
ンドゲートＡＧ７を開成して表示体ＭＤを駆動して乗算
終了の表示を行なうと共に、アンドゲートＡＧ９の出力
がアンドゲートＡＧ５を開成してレジスタＲ３に貯えら
れた２．４×１２．３のデータをオアゲートＯ−Ｇ３を
介して表示装置ＤＰに送り、データ等が第７図の（７）
に示す如く表示される。なお以上の説明に於てはモード
切換キーＭＳによる演算実行キーの機能を変えたもので
ある。
従つてモード切換キーを設けないときはステツプキ一Ｓ
ＴＥＰを設け、かかるキーの操作を前述の判別回路ＪＣ
ｌで判別するようにすれば前述の作動を行なわせること
ができる。第８図はデータ表示をプリンタで行なわせる
例を示し、第３図のプロツク図の表示装置をプリンタに
置きかえれば容易に行なうことができる。
ＴＥＰを設け、かかるキーの操作を前述の判別回路ＪＣ
ｌで判別するようにすれば前述の作動を行なわせること
ができる。第８図はデータ表示をプリンタで行なわせる
例を示し、第３図のプロツク図の表示装置をプリンタに
置きかえれば容易に行なうことができる。
第９図は途中結果の表示例を示すもので、（１）は第５
図の（３）の如き部分結果の表示を行なうのに際し、小
数点を消灯して数値を表示する例で第３図のプロツク図
より容易になされる。（２）は通常の置数状態の如く表
示する例である。（３）は第５図の（４）に示す如き部
分結果を表示する例を示すもので、前の結果に対し、１
桁シフトして小数点をも点灯して表示する。
図の（３）の如き部分結果の表示を行なうのに際し、小
数点を消灯して数値を表示する例で第３図のプロツク図
より容易になされる。（２）は通常の置数状態の如く表
示する例である。（３）は第５図の（４）に示す如き部
分結果を表示する例を示すもので、前の結果に対し、１
桁シフトして小数点をも点灯して表示する。
かかる表示例も実施例の説明より容易に実現できる。（
４）は上述の例に於て小数点の表示を抑制したもので、
レジスタＲ１の内容を左シフトすることからかかる表示
が容易にできることは理解される。
４）は上述の例に於て小数点の表示を抑制したもので、
レジスタＲ１の内容を左シフトすることからかかる表示
が容易にできることは理解される。
（５）は演算の結果得られたデータを右側より表示させ
るものであるが、これは途中演算の終了符号でレジスタ
Ｒ４の内容を右シフトさせるようにシフト回路ＳＴＣを
駆動することによつて実現できる。（６）は（４）に於
けるデータ表示に於て有効桁以下の内容をＯサプレスす
るようにしたもので、これもレジスタＲ１の内容を右シ
フトした回数を記憶する手段を設け、かかる出力を用い
てＯサプレスするようにすれば実現できる。
るものであるが、これは途中演算の終了符号でレジスタ
Ｒ４の内容を右シフトさせるようにシフト回路ＳＴＣを
駆動することによつて実現できる。（６）は（４）に於
けるデータ表示に於て有効桁以下の内容をＯサプレスす
るようにしたもので、これもレジスタＲ１の内容を右シ
フトした回数を記憶する手段を設け、かかる出力を用い
てＯサプレスするようにすれば実現できる。
以上詳述した如く、本発明は部分結果及び総結果のおの
おのを区別して表示をする手段を設けたので、計算過程
を知ることができ極めて教育上に良いものである。
おのを区別して表示をする手段を設けたので、計算過程
を知ることができ極めて教育上に良いものである。
第１図は従来の例を説明する計算機の斜視図、第２図は
第１図の作動を説明する図、第３図は本発明による小型
電子計算機の実施例を説明するプロツク図、第４図は第
３図に示す表示装置のプロツク図、第５図は第３図の実
施例を説明する説明図、第６図は第３図の作動を説明す
る制御説明図、第７図は実施例の作動を説明する図、第
８図は他の出力例を示す図、第９図は他の表示例を示す
図である。 ＭＳはモード切換キー、ＪＣｌ，ＪＣ２，ＪＣ３は判別
回路、ＳＴＣはシフト回路。
第１図の作動を説明する図、第３図は本発明による小型
電子計算機の実施例を説明するプロツク図、第４図は第
３図に示す表示装置のプロツク図、第５図は第３図の実
施例を説明する説明図、第６図は第３図の作動を説明す
る制御説明図、第７図は実施例の作動を説明する図、第
８図は他の出力例を示す図、第９図は他の表示例を示す
図である。 ＭＳはモード切換キー、ＪＣｌ，ＪＣ２，ＪＣ３は判別
回路、ＳＴＣはシフト回路。
Claims (1)
- １ 複数桁からなる演算数の少なくとも１桁と被演算と
の演算を行わせる手段と、前記行わせる手段に演算を実
行させる指示手段と、前記指示手段からの指示毎に前記
行わせる手段により演算された前記演算数の少なくとも
１桁の前記被演算数との部分結果を表示させると共に前
記演算数と前記被演算数との結果と区別する為に判別記
号を表示する表示手段とを有する小型電子計算機。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168776A JPS5943789B2 (ja) | 1976-02-05 | 1976-02-05 | 小形電子計算機 |
| US05/952,054 US4225932A (en) | 1976-01-20 | 1978-10-17 | Instructional calculator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1168776A JPS5943789B2 (ja) | 1976-02-05 | 1976-02-05 | 小形電子計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5294753A JPS5294753A (en) | 1977-08-09 |
| JPS5943789B2 true JPS5943789B2 (ja) | 1984-10-24 |
Family
ID=11784921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1168776A Expired JPS5943789B2 (ja) | 1976-01-20 | 1976-02-05 | 小形電子計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943789B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62143161A (ja) * | 1985-12-17 | 1987-06-26 | Casio Comput Co Ltd | 小型電子式計算機 |
| JPS62143162A (ja) * | 1985-12-17 | 1987-06-26 | Casio Comput Co Ltd | 小型電子式計算機 |
| JPS62154055A (ja) * | 1985-12-26 | 1987-07-09 | Casio Comput Co Ltd | 小型電子式計算機 |
-
1976
- 1976-02-05 JP JP1168776A patent/JPS5943789B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5294753A (en) | 1977-08-09 |
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