JPS6044692B2 - デ−タ入力方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、例えば回帰計算等の如く複数の数値データを
一組の変数データとして所定の演算を行う場合のデータ
入力方式に関する。

従来、例えば直線回帰計算用の固定プログラムが内蔵さ
れている小型電子式計算機においては、変数ｘ、、ｙの
２つのデータ（ｘ、、ｙ、）、（ｘ２、ｙ。

）、（ｘ。、ｙ。）・・・・・・（ｘｎ、ｙｎ）を数量
キー、Ｘデータ入力用キー日、及びｙデータ入力用キー
困を操作して順次入力することによつて、ｎ（ｎはデー
タの入力回数）、ΣＸ、ΣＸ”、Σｙ）Σゾ、Σりを夫
々演算し、そして、所定のキー、例えば囚キー、６キー
が操作された時に次式（１）、（２）の演算を行わせて
直線式ｙ＝ＡｆＢｘの係数Ａ、Ｂの値を求めるものであ
つた。Ａ＝ｙ−Ｂ’ ｘ ・・・・・・田 Ｂ■σＤ＝ｐ０』 ・・・・・・（２） ｎΣｘ２−（Σｘ）２ −Σｘ−Σｙ ただしｘ＝−ｙ＝− しカルながら、従来のこのような回帰計算においては、
変数データ（ｘ、、ｙ、）、（ｘ。

、ｙ２）、・・・・・・（ｘｎ、、ｙｎ）を入力させる
に Ｘ１ＸＤｙｌＹＤＸ２フｘＤｙ２ＹＤ・・・・・・
ｘｎｘＤｙｎＹＤと、たとえ前回と同一データであつ
てもすべてのデータをキー操作により入力させるもので
あり、非常に面倒であつた。本発明は、上記事情に鑑み
てなされたもので、ｑ複数の変数の夫々に対応する変数
データを入力する際に同じ内容のデータが重複する場合
には、データ入力を省略し、入力操作を簡素化できるデ
ー夕入力方式を提供するものである。

以下、図面を参照して本発明の一実施例を説明する。

第１図において、１はＲＯＭ（リード・オンリ・メモリ
）で、このＲＯＭ１には、後述する各部の動作を制御す
るためのマイクロ命令が所定の２進コードで記憶されて
おり、ＲＯＭアドレス部２から出力されるアドレス信号
に対応して各種信号Ｓｕ，Ｆｕ，Ｓ１，Ｆｌ，Ｃｏ，Ｍ
，Ｏｐ，Ｎａを同時に且つ並列的に出力する。しかして
、上記ＲＯＭ１からの出力Ｓｕ，Ｆｕは後述するＲＡＭ
（ランダム・アクセス・メモリ）３の行アドレスを指定
するもので、Ｓｕはゲート回路Ｇ１を介して、またＦｕ
はゲート回路Ｇ２を介してＲＡＭ３のアドレス入力端子
ＵＡに入力される。ゲート回路Ｇ１はタイミング信号ち
が与えられ、ゲート回路Ｇ２にはタイミング信号ちがイ
ンバータ４を介して与えられているため、ゲート回路Ｇ
１はちのタイミングで、またゲート回路Ｇ２はｔ１以外
即ちｔ２及びちのタイミングで開かれる。上記タイミン
グ信号ｔ１はタイミング信号発生回路５より出力される
もので第２図にはこのタイミング信号発生回路５から出
力される信号が示されている。つまり、タイミング信号
発生回路５からはクロツクパルスφ１，φ２及びクロツ
クパルスφ１，φ２に同期して順次周期的に発生するタ
イミング信号ｔ１，ｔ２，ｔ３が出力されると共に、タ
イミング信号ｔ１〜ｔ３の１サイクル（以後、この１サ
イクルを１デイジツトと称する）毎にクロツクパルスφ
１に同期したクロツクパルスφＤ．も出力される。 ま
た、上記ＲＯＭ１からの出力Ｓｌ，Ｆ１はＲＡＭ３の列
アドレスを指定するものであり、通常列アドレスＳ１は
前記行アドレスＳｕと、また列アドレスＦ１は行アドレ
スＦｕと夫々対をなしてＲＡＭ３のア．ドレス指定を行
つている。

そして列アドレスＳ１は、後述するタイミング信号拍の
出力時にゲートが開かれるゲート回路Ｇ３を介して、ま
た、列アドレスＦ１はタイミング信号ｔｂの出力時にゲ
ートが開かれるゲート回路Ｇ４を介してＲＡＭ３のアド
レス入力端子ＬＡに入力される。また６はタイミングデ
コーダであり、ＲＯＭ１から出力される加算、減算、転
送、判断、シフト、データの入力及び出力等の命令コー
ドＯｐがオペレーシヨンデコ−ダ７で解読されて入力さ
れると制御信号ＣＩ，０Ｆ，ＯＳ，ＩＤ，ＫＥ，ＳＢ，
ＴＵ等を出力して各回路を制御するものである。また、
このタイミングデコーダ６には後述するＲＯＭ１からの
モード信号Ｍ１フリツプフロツプ回路８からの信号ＳＴ
及び前記タイミング信号発生回路５からのクロツクパル
スφ１，φ２，φＤタイミング信号ｔ１，ｔ２，ｔ３も
入力されており、これらの信号と上記オペレーシヨンデ
コーダ７からの命令コードとによりタイ）ミング信号ｔ
ａ，ｔｂ，ｔｃクロツクパルスφａ，φ ｂ，φｃ、及
び後述する信号ＤＮ，Ｒ／Ｗを夫々出力するものである
。なお、タイミング信号ｔａ，ｔｂは論理式ね＝Ｍ−Ｓ
Ｔ＋Ｍ−Ｔ１、ｔｂ＝Ｍ−ｒ１によつて得られる信号で
ある。また、信号Ｍは １マイクロ命令による処理が１
デイジット期間で終了する場合にＲＯＭ１より出力され
るもので、このマイクロ命令の出力期間区論理値゜“１
゛を出力する。また、フリツプフロツプ回路８からの信
号ＳＴは、その詳細については後述するが各処理”の最
初の１デイジツト期間に゜“１゛を出力するものである
。従つて、上記タイミング信号ｔａ，ｔｂはＭ＝゜゜１
゛の場合、つまり、処理が１デイジツト期間で終了する
場合には色＝ち、ｔｂ＝ｔ２＋ｔ３とな り、ＲＡＭ３
のアドレスはタイミング信号ｔ１の出力時に行アドレス
ＳＵ１列アドレスＳ１によつて指定され、タイミング信
号ｔ２，ｔ３の出力時には、行アドレスＦＵ１列アドレ
スＦ１によつて指定される。一方、Ｍ＝０の場合、つま
り、１つのマイク口命令による処理が１デイジツトで終
了せずに複数のデイジツトからなる場合には、タイミン
グ信号ｔ１の時に行アドレスＳＵ１タイミング信号ｔ２
，ｔ３の時に行アドレスＦｕが夫々行アドレス信号とし
てＲＡＭ３の入力端子ＵＡに入力されるが、列アドレス
はｔａ＝ＳＴ．．Ｔｂ＝゛゜０゛となる為、マイクロ命
令の最初の１デイジツト期間は列アドレスＳ１が入力端
子ＬＡに与えられる。また、この列アドレスＳＩはタイ
ミングデコーダ６から出力されるクロックパルス、φ（
＝φＤ４−Ｍ′）に同期してカウント動作するカウンタ
９にも与えられており、このカウンタ９はタイミングデ
コーダ６からの信号ＤＮによつてダウン又はアツプのカ
ウント動作を行う。しかして、上記マイクロ命令の２デ
イジツト目からはこのカウンタ９の値がタイミング信号
ｔｃ（＝Ｍｄ了）でゲートが開かれるゲート回路Ｇ５を
介してＲＡＭ３の入力端ＬＡに入力されて列アドレスと
なるものである。このカウンタ９のカウント値はゲート
回路５を介してカウンタ９の入力端に戻され、信号ＤＮ
によつてダウン又はアツプされるので順次新しい列アド
レスとなる。このカウンタ９のカウント値は、列アドレ
スＦｌと共に一致回路１０に入力される。この一致回路
１０は、カウンタ９のカウント値と列アドレスＦ１とが
一致すると一致信号をアンド回路１２の一方入力端に出
力するもので、このアンド回路１２の他方入力端にはク
ロツクパルスφ。が与えられており一致信号が入力され
るとこのアンド回路１２からはクロツクパルスφ。が出
力される。このクロツクパルスφ。はオア回路１３を介
してアドレス変換回路１４に読み込みパルスφｅとして
与えられ、このアドレス変換回路１４は読み込みパルス
φｅが与えられると後述するようにＲＯＭ１から自己の
次アドレスＮａを読み込むので上記複数デイジツ卜から
なる処理を終了するものである。即ち、前述の如く複数
のデイジツトからなるマイクロ命令５の列アドレスは、
列アドレスＳ１によつて列アドレスの指定が開始されて
、列アドレスＦｌによつて列アドレス指定が終了するも
のである。 ＲＯＭ１からの出力Ｃｏは、数値、記号等
の数値記号コードであり、タイミングデコーダ６からの
制御信号ＣＩでゲートが開かれるゲート回路Ｇ６を介し
て後述する演算回路１５の入力端子Ｓに入力される。

また、マイクロ命令が１デイジツトから成る場合に゜
゜１゛となる出力Ｍはインバータ１６を介して前記一致
回路１０にイネーブル信号として供給されると供に一方
端にクロツクパルスφＤが与えられているアンド回路１
７の他方入力端及び前記一致回路１０の一致信号と共に
オア回路１８を介してフリツプフロツプ回路８に与えら
れる。

フリツプフロツプ回路８はクロツクパルスφ。に同期し
て動作するもので１デイジツト期間“゜１゛となる信号
ＳＴをタイミングデコーダ６に出力するものである。即
ち、Ｍが″ｒ′であり処理が１デイジツトで終わる場合
及びＭが゜゜０゛であり複数デイジツトからなるマイク
ロ命令が一致回路１０から一致信号が出力されることに
より終了する場合にオア回路１８からフリツプフロツプ
回路８に信号が出力されて、次のマイクロ命令の最初の
１デイジツト期間信号ＳＴが出力されるものである。
ＲＯＭ１の出力Ｎａは、現在進行中の処理の次の処理の
アドレスコードであり、アドレス変換回路１４へ入力さ
れる。このアドレス変換回路１４にはアンド回路１９，
２０の出力信号も入力されており、アンド回路１９の
一方入力端には演算回路１５からの出力データがオア回
路２１を介して入力され、アンド回路２０の一方入力端
には演算回路１５からのキヤリー（又はボロー）信号が
入力されている。また、アンド回路１９， ２０の他方
入力端にはタイミングデコーダ６からの判断信号Ｊｕが
入力されており、この判断信号Ｊｕは判断命令の時出力
されるものである。そして、前記アドレス変換回路１４
ではＮａの内容とアンド回路１９， ２０の出力信号と
がオア加算されて次の処理のアドレスが算出され、ＲＯ
Ｍアドレス部２へ送られて新たなマイクロ命令が選択さ
れるものである。 前記ＲＡＭ３は、第３図に示すよう
に行アドレス「０」で列アドレス「０〜１５」からなる
Ａレジスタ及び行アドレスが「１上「２．ｌ．［３上で
列アドレスが夫々「０〜１５」からなるレジスタＢ，Ｃ
，Ｄと、行アドレスが「４」、「５上「６」、「７」、
「８」、「９」、で夫々列アドレスが「０〜１５」から
なるレジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，隅を有す
るものである。

また、後述するように、レジスタＡは表示用レジスタで
あり、その最上位桁、即ち行アドレス「０上列アドレス
「１５」で指定される桁をＡ１５とし、それ以外の・桁
、即ち行アドレス「０上列アドレス「Ｏ〜１４」で指定
される桁をＡａ領域とする。

また、このＡａ領域のうち、列アドレス「０」で指定さ
れるレジスタＡの最下位桁をＡ。とする。また、レジス
タＣ及びＤは演算用レジスタであり、レジス・夕Ｃ１レ
ジスタＤには夫々ｘデータ、ｙデータが格納される。さ
らに、レジスタＭ１，Ｍ２，Ｍ３，Ｍｉ，Ｍ５，Ｍ６に
は、後述するように夫々ｎ、Σ Ｘ１Σｘ２、Σｙ１Σ
ゾ、Σｘｙの各データが記憶される。しかして、このＲ
ＡＭ３は、タイミングデ）コーダ６からのリード・ライ
ト信号Ｒ／Ｗが゜゜１゛の時に、端子ＵＡ，ＬＡで指定
されるアドレスに入力端子１Ｎに入力されるデータが書
き込まれ、信号Ｒ／Ｗが４′０″の時に端子ＵＡ，ＬＡ
で指定されるアドレスのデータが出力端子０ＵＴから読
み出されるものである。通常、上記信号Ｒ／Ｗはタイミ
ング信号ｔ１，ｔ２の出力時に゜゜０゛となり、ｔ３の
時に゜゜１゛となるものである。従つて、前述した如く
ゲート回路Ｇ１及びＧ３はタイミング信号ちの出力時に
開かれるため、この時行アドレスＳｕ及び列アドレスＳ
１によつて指定されるＲＡＭ３内のデータが読み出され
タイミング信号ｔ１φ１時に開かれるゲート回路Ｇ１２
を介してラツチ回路２２に記憶される。また、ゲート回
路Ｇ２，Ｇ４はタイミング信号ｔ２，ｔ３の出力時に開
かれるため、タイミング信号ｔ２出力時には、行アドレ
スＦｕ及び列アドレスＦ１によつて指定されるアドレス
のデータが読み出されてタイミング信号ｔ２φ１でゲー
トが開かれるゲート回路Ｇ１１を介してラツチ回路２３
に記憶される。ラツチ回路２２， ２３に記憶されたデ
ータは夫々タイミングデコーダ６からのタイミング信号
ｔ３の時に出力される制御信号０Ｓ，ＯＦによつて開か
れるゲート回路Ｇ８，Ｇ７を介して演算回路１５の入力
端子Ｓ，Ｆに送られて演算される。この演算回路１５は
タイミングデコーダ６からの信号ＳＢによつて減算又は
加算を行うものでＳＢが“０゛の時は加算、゜“１゛の
時には減算が行なわれる。また、演算回路１５からのキ
ヤリー信号は前記アンド回路２０に送られ、演算結果は
オア回路２１を介して前記アンド回路１９に送られると
共にＲＡＭ３の入力端１Ｎにも送られ、ｔ３のタイミン
グで行アドレスＦＵ１列アドレスＦｌで指定されるアド
レスに書き込まれる。 また、図示してないが上記ＲＡ
Ｍ３のうちの特定の１桁は表示及びキーサンプリング時
に演算回、路１５を介して順次カウントアツプされるカ
ウン卜桁であり、このカウント桁の値はゲート回路Ｇ１
２、ラツチ回路２２及びゲート回路Ｇ８を介してバツフ
アＢ１に与えられる。このバツフアＢ１は夕イミングデ
コーダ６からのクロツクパルスφｂ．（＝ｔ２・φ１
・ＯＰ１０Ｐ１はキーサンプリング及び桁駆動命令）に
同期してカウント桁の値を読み込むもので、読み込まれ
た値はデコーダ２４を介して表示部２５の桁駆動パルス
として、また、キー入力部２６のキーサンプリングパル
スとして出力くされる。前記表示部２５は、ＲＡＭ３内
のレジスタＡのデータを表示するものであり、レジスタ
Ａのデータは、タイミング信号ち出力時に読み出され、
ゲート回路Ｇ１１、ラツチ回路２３及びゲート回路Ｇ７
を介してバツフアＢ２へ与えられる。バッフアＢ２は与
えられたデータをクロックパルスφ ｃ（φ０・０Ｐ２
０Ｐ２は表示命令）に同期して読み込み、このデータは
更に表示部２５へ送られる。また、前記キー入力部２６
には、数値キ−２６ａと直線回帰計算のデータ（ｘ．ｙ
）を入力するための ＸＤキー、 ＹＤキ及び前述した
ように ｙ＝Ａ＋Ｂｘの係数Ａ．．Ｂを求める囚キー、
ｎキーを含むフアンクシヨンキ−２６ｂが設けられて）
いる。そして、これらの各キーは、デコーダ２４からの
サンプリングパルスが供給されるラインと、バツフア式
へ出力されるキーコモンラインとがマトリクス状に配列
された各交点に配置されており、キー操作によつてφ。
のクロツクパルス・でバツフアＢ３に入力されたキーコ
モンデータは、データ入力命令時にタイミングデコーダ
６から出力される制御信号ＫＦでゲートが開かれるゲー
ト回路Ｇ１０を介して演算回路１５の端子Ｓへ入力され
、更に、この演算回路１５の端子Ｄより゛ＲＡＭ３の入
力端子１Ｎを介して、図示しない所定領域へ書き込まれ
る。 上記の構成において、キー入力部２６でキー操作
がなされない時は、第４図の処理Ｓ１で示す表示及びキ
ーサンプリング動作がなされているもので、前記ＲＡＭ
３の図示しない特定のカウント桁がデコーダ２４を介し
て表示部２５に桁駆動パルスとして与えられると共に、
前記カウント桁で指定される列アドレスの桁の内容、即
ちレジスタＡの各桁の内容がバツフアＢ２を介してデコ
ーダ２７に与えられ、デコードされて表示部２５に与え
られる。

その結果、表示部２５においては、カウント桁の値と対
応する表示桁にレジスタＡの同一桁の内容が表示される
。そして、キー操作がなされると、このキー操作により
バツフア？ヘキーコモンデータが入力され、さらにゲー
ト回路Ｇ１０１演算回路１５を介してＲＡＭ３の所定領
域へ書き込まれたキーコモンデータの値とこの時のカウ
ント桁のカウント値とにより操作キーが何であるかが決
定され、置数キーであれば第４図に示す処理Ｓ２に進み
、 Ｘｏキー、 ＹＤキーであれば夫々処理Ｓ３，Ｓ４
に進むものである。なお、実際の計算機には、 Ｘｏ
Ｙｏキー以外のフアンクシヨンキーが備えられており
、これらのステツプも存在するものであるが、これらは
本発明とは何ら関連しないのでその説明を省略する。
しかして、直線回帰計算の入カデータとして、第５図１
〜５に示す変数データ（ｘ．．ｙ）を入力する場合につ
いて述べる。

１回目のデータ（４５、１５０）を入力するには、Ｉ
１１（５）ｊ Ｘｏ■（５）旺 ＹＤ とキー操作する
もので、まず、（４）キーを操作すると第４図で治した
処理Ｓ２が開始されるものであり、この処理Ｓ２の詳細
を第６図に示す。

最初のステツプＳ２ａは、レジス夕Ａの最上位桁Ａ１５
に゛１゛が有るか否かを検出するもので、演算回路１５
の入力端子ＦにＡ１５の内容を送ると共に入力端子Ｓに
ＲＯＭ１の出力Ｃｏからの数値コード「１」を送る。そ
して、タイミングデコーダ６より信号ＳＢを演算回路１
５に送つてＡ１５−１の減算を行わせ、その結果が「０
」で且つキヤリー信号が出力されない場合には、Ａ１５
の内容が「１」であると判断してＲＯＭ１の出力Ｎａで
与えられる次のステツプＳ２，に進むものである。また
、演算結果「０」でない場合あるいはキヤリー信号が出
力された場合には、タイミングデコーダ６からの信号Ｊ
ｕでゲートが開かれるアンド回路１９， ２０から出力
信号が得られ、アドレス変換回路１４で前記Ｎａとオア
加算されて他のステツプ、つまり、ステツプＳ２ｏに進
むものである。即ち、上記ステツプＳ２ａは、操作され
たキーが第１置数てあるか否かを検出するものであり、
上記巾キーの操作は第１置数なのでステツプジに進んで
Ａ１．に「１」を書き込む。このステツプＳ２ｃの書き
込み動作は、ＲＯＭ１の出力Ｃｏより数置コード「１」
が出力され、この出力された数置コード「１」がゲート
回路Ｇ６、演算回路１５を介してＲＡＭ３のＡ１５に書
き込まれることによつてなされる。次のステツプＳ２ｄ
では、操作された置数キーに応じた数置コード即ち、「
４」をＲＯＭ１の出力Ｃｏから出力し、ゲート回路Ｇ６
、演算回路１５を介してＲＡＭ３のレジスタＡの最下桁
Ａｏに書き込むものである。しかして、操作キーが第１
置数でない場合は、例えば、４５の第２回目の置数Ｓを
操作した場合には、ステツプＳ２ａからステツプＳ２ｂ
に進み、すでに書き込まれているＡａ領域の内容、即ち
「４」を１桁シフトアツプしステツプＳぇでレジスタＡ
の最下桁Ａ。に、操作された（５）キーの数置コード「
５」を書き込むものである。しかして、上記４Ｓキーが
操作された際のレジスタＡ−Ｄのデータ格納状態を第７
図ａに示す。 次に ＸＤキーが操作されると第４図に
示す処理Ｓ３が行われる。この処理Ｓ３はその詳細を第
８図に示すように、まず、ステツプＳ３ａでレジスタＡ
（７）Ａａ領域の内容「４５」をレジスタＣに転送する
。この転送動作は、タイミング信号ｔ１の出力時にＲＡ
Ｍ３から読み出されたレジスタＡ（７）Ａａ領域の内容
がゲート回路Ｇ１２を介してラツチ回路２２に記憶され
、さらに、タイミング信号ｔ３の出力時にゲートが開か
れるゲート回路８、演算回路１５を介してＲＡＭ３のレ
ジスタＣに書き込まれる。そして、ステツプＳ３ｂでは
Ａ１５に「０」を書き込んで処理Ｓ３が終了するもので
ある。第７図ｂは、この時のレジスタＡ−Ｄのデータ格
納状態図である。 次に、ｙデータである（１）（５）
Ｊキーを操作すると、Ｘデータ４５をキー入力したのと
同様に処理Ｓ２が行われる。

最初の■キーの操作では、ステツプＳ２ＣによりＡ１５
に゜“１゛が書き込まれ、（５）、（６）の操作では、
ステツプＳ２ｂにおいてＭ領域のシフト動作が行われる
ので、第７図ｃに示すようにレジス夕Ａに「１５０」が
格納された状態となる。 次に、 Ｙｏキーが操作され
ると第４図に示すＳ４が行われる。この処理Ｓ４は第９
図に示すように、まず、ステツプＳ４ａ１（−Ａ１５に
「１」があるか否かを検出する。このステツプＳ，１ａ
は、 Ｙｏキーが操作される前に置数キーが操作された
否か、即ち、ｙの変数データがキー入力されたか否かを
検出するもので、Ａ１５が「１」であれば、ステツプＳ
４，に進みＡａ領域のデータをｙデータ記憶用のレジス
タＤに格納した後ステツプＳ４０でＡ１５に「０」を書
き込んで処理Ｓ４ｄに進む。また、前記ステツプＳ．１
ａでＡ１５が「１」でなかつた場合、即ち、ｙデータが
入力されなかつた場合にはステツプＳ４ａから直接処理
Ｓ４ｄに進む。しかして、上記ＹＤを操作した際には、
それ以前にｙデータ゜゜１５０゛がキー入力されており
、それ故、ステツプＳ４ａ，Ｓ４ｂ，Ｓ，１Ｃの順にス
テツプが進み、ステツプＳ４０の終了時点では、レジス
タＡ−Ｄは第７図ｄのようなデー夕格納状態となる。ま
た、 ＹＤキーは演算実行命令キーを兼ねるものであり
、処理Ｓ４ｄ及び処理Ｓ４ｄ以降の各処理Ｓ４ｅ，Ｓ４
ｆ，Ｓ４ｇ，Ｓ４ｈ，Ｓ４１は、Ｘデータ記憶用のレジ
スタＣ及びｙデータ記憶用のレジスタＤに格納されてい
るデータに基づいて、夫々ｎ１ΣＸ１Σｘ２、Σｙ１Σ
ｙ２、Σｘｙの各演算を行う。そして、これらの演算に
よつて得られたｎ１ΣＸ１Σｘ２、Σｙ１Σｙ２、Σ？
の値は夫々レジスタＭ１，Ｍ２，Ｍ３，κ，Ｍ５，Ｍ６
に転送されて記憶される。 即ち、処理Ｓ４ｄではｎの
演算が行われるもので、まず、レジスタＭ１に記憶され
ている前回までのｎのデータをレジスタＡに転送させる
と共に、レジスタＢに「１」を書き込む。

そして、Ａ＋Ｂの演算を行つて、その演算結果をレジス
タＡからレジスタＭ１に転送するものである。なお、今
は、最初のデータ入力であり、前回までのｎのデータは
“゜０゛であるのでＡ＋Ｂの演算結果は「１」となり、
レジスタＭ１には、データ入力回数「１」が記憶される
。 処理Ｓ４ｅで行なわれるΣｘの演算は、まずレジス
タＭ２に記憶されている前回までのΣＸのデー夕にの場
合「０」）をレジスタＡに転送すると共に、レジスタＣ
（７）ｘデータ「４５」をレジスタＢに転送する。

そして、Ａ＋Ｂの演算、つまりΣＸの演算を行つて、レ
ジスタＡに格納された演算結果「４５」をレジスタ隅に
転送するものである。 処理Ｓ４，はΣｘ２の演算を行
うもので、まず、レジスタＣ（７）ｘデータ「４５」を
レジスタＡに転送した後、ＡＸＡの演算、つまり（４５
）２の演算を行い、その演算結果「２０２５」とレジス
タＭ３からレジスタＢに転送された前回までのΣｘ２の
データ（この場合「０」とを加算して、その演算結果「
２０２５」をレジスタＭ３に記憶させるものである。
処理Ｓ４ｇはΣｙの演算を行うもので、レジスタ賎から
レジスタＡに転送された前回までのΣｙのデータ（この
場合「０」）とレジスタＤからレジスタＢに転送された
ｙデータ「１５０」とを加算して、その演算結果「１５
０」をレジスタκに記憶させる。 また、処理Ｓ４ｈは
Σｙ２の演算を行うもので、まず、レジスタＤのｙデー
タ「１５０」をレジスタＡに転送してＡＸＡの演算を行
い、その演算結果「２２５００」とレジスタＭ５からレ
ジスタＢに転送された前回までのΣｙ２のデータ（「０
」）とを加算してその演算結果「２２５００」をレジス
タＭ５に転送して記憶させる。

更に、処理Ｓ４，はΣの演算を行うもので、ｘデータ
「４５」及びｙデータ「１５０」を夫々レジス夕Ａ１レ
ジスタＢに転送した後、ＡＸＢの演算を行つてその演算
結果［６７５０」をレジスタＡに格納する。

そして、前回までのΣｘｙのデータ（「０」）をレジス
タＢに転送してＡ＋Ｂの演算を行い、その演算結果「６
７５０」をレジスタＭ６に転送して記憶させるものであ
る。

この結果、データ（４＼１５０）を入力するとレジスタ
Ｍ１〜Ｍ６は第７図ｅのようなデータ格納状態となる。
次に、第５図に示した２回目のデータ、つまｊり、デ
ータ（４＼１５５）をキー入力する場合について述べる
。

この場合、Ｘのデータ「４５」は、前回１のｘデータと
同じであり、それ故、ｘデータ４５はキー入力する必要
がないものである。即ち、上記２回目のデータ（４＼１
５５）を入力するに・は、■（５）（５） ＹＤとキー
操作すればよいもので、まず、■（５）（５）と操作す
ると、第４図の処理Ｓ２が行われ、第１０図ａに示すよ
うにＡ１５に「１」が書き込まれ、Ａａ領域には「１５
５」が格納される。また、レジスタＣ，Ｂには前回のデ
ータ・（４＼１５０）が夫々入力されており、レジスタ
Ｍ１〜Ｍ６には第１０図ｂに示すように前回のデータ入
力によつて算出されたｎ１ΣＸ１Σｘ２、Σｙ１ Σｙ
２、Σｘｙのデータが格納されている。そして、 ＹＤ
キーが操作されると、第９図のステツプＳ４ａでＡ１５
が「１」であることが検出され、ステツプＳ４ｂでＡａ
領域のデータ「１５５」がレジスタＤに転送される。第
１０図ｃはこの時のデータ格納状態図である。そして、
ステツプＳ４ｄ以降では、レジスタＣのデータ「４５」
をｘデータとして、また、レジスタＤのデータ「１５５
」をｙデー 夕として、即ち、■旧 Ｘ。１１］（５）
（５） ＹＤ とキー操作されたの同様にｎ１ΣＸ１Σ
ｘ２、Σｙ１Σゾ、Σｘｙの各演算が行われ、その演算
結果は第 １０図ｄに示すように夫々レジスタＭ１〜Ｍ
６に記憶される。

３回目のデータ（５０，１６０）は、ｘデータ、ｙ
データ共に２回目のデータとは異なるもので（５）Ｍ
ＸＤ■（６）ｌ０ｌ ＹＤとキー操作する。

この操作により１回目のデータ（４５．１５０）の入力
と同様の動作がなされ、第９図のステツプジが終了した
時点で、レジスタＡ−Ｄは第１１図ａのようなデータ格
納状態となり、また、処理Ｓ４が終了した時点でレジス
タＭ１〜隅は、第１１図ｂのような レジスタ格納状態
となる。 しかして、４回目のデータ（５５、１６０）
はｙの変数データ「１６０」が３回目のｙの変数データ
と同じであり、それ故、ｙデータ「１６０」のキー操作
を省略することができるものてある。即ち、３回目のデ
゛一タ（５＼１６０）は、（５）（５） Ｘｏ Ｙｏと
キー操作すれはよいもので、まず、（５）旧 ｘ。 と
操作することにより、第１２図ａに示すようにレジスタ
Ｃには、Ｘデータ「５５」が格納され、また処理Ｓ３の
ステツプＳ３ｂでＡ１５が「０」となる。この時レジス
タＤは３回目のｙデータ「１６０」が格納されたままて
ある。そして Ｙ。キーを操作すると、Ａ１５が「１」
でないので、第９図のステツプＳ４ａから処理Ｓ４ｄに
進み、以後の各処理Ｓ４ａ１４ｅ１ ・・４によりｎ
１ΣＸ１Σｘ２、Σｙ１Σｙ２、Σｘｙの演算が行われ
てレジスタＭ１〜Ｍ６に夫々演算結果が記憶される。第
１２図ｂはこの時のレジスタＭ１〜Ｍ６のデータ格納状
態図である。 次の５回目のデータ（５５、１６０）は
、Ｘデー夕、ｙデータ共に、４回目のデータと同じであ
る。この場合、第１３図ａに示すようにレジスタＣ，Ｄ
には４回目のＸデータ「５５」、ｙデ゛一タ「１６０」
が格納されているので、単に演算実行命令として ＹＤ
をキー操作するのみでよい。即ち、 ＹＤキーが操作さ
れると、ステツプＳ４．，から処理Ｓ４ｄに進み、レジ
スタＣ，Ｄに格納されているｘデータ「５５」、ｙデー
タ「１６０」に基づいて演算がなされ、同？ ＸＤ Ｉ
ＸＡ（６）１１０１ ＹＤを操作したのと同様の動作が
なされるものである。第１３図ｂはこの時のレジスタＭ
１〜Ｍ６のデータ格納状態図てある。 このようにして
、１回目から５回目の変数デー夕（ｘ．．ｙ）が入力さ
れると、レジスタＭ１〜Ｍ６には、ｎ１ΣＸ１Σｘ２、
Σｙ１Σゾ、Σｘｙのデータが記憶され、キー入力部２
６の囚キー、■キーを操作することにより、前記（１）
、（２）の計算式に基づいて、直線式ｙ＝Ａ＋Ｂｘの係
数Ａ．．Ｂが算出されるものであるが、囚キー、ｍキー
が操作された際の動作に関しては、本発明の主旨とする
ところではないので、その説明を省略する。

なお、上記実施例は、直線回帰計算に関するものであ
るが、本発明はこれに限定されず同様に ｙ＝Ａ＋Ｂ
１０ｇｘの係数ＡＮＢを求める対数回帰計算、 ｙ＝Ａ●ｅＢＸ の係数Ａ．．Ｂを求める指数回帰計算、 ｙ＝Ａ●ｘＢ の係数Ａ．．Ｂを求めるべき乗回帰計算等種々の回帰計
算に応用できる。

また、入力される変数の数はｘ．．ｙの２つに限定さ
れず２以上でもよい。

要するに、本発明は演算の種類は限られることなく一
般に複数のデータを順次入力して演算処理を行うものに
広く応用できる。

以上述べたように、本発明は複数の数値データを一組
みの変数データとして記憶し、この変数データに基づい
て回帰計算を行なう小型電子式計算機において新たな数
値データの書込み指示を行なう少なくとも１つの特定キ
ーに回帰計算指示機能をも付加し、特に上記特定キーの
操作により上記数値データに対するデータ変更の有無を
判別して処理を行なつた後、上記回帰計算を実行させる
ようにしたので、前回の回帰計算の際に使用された変数
データと今回の回帰計算に使用される変数データとが同
一の場合、この同じデータのキー入力を行なわずとも上
記特定キーの操作のみにより回帰計算を実行させること
ができる。

また上記変数データが異なつた場合には、従来と同様に
数値データ入力の後の上記特定キーの操作により回帰計
算を実行させることができる。その結果、回帰計算に使
用される変数データに対するキー入力操作は必要最小限
度に押えることができ、操作性の向上が計れるデータ入
力方式を提供できる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す小型電子式計算機
のブロツク図、第２図は第１図のタイミング信号発生回
路から出力されるクロツクパルス及びタイミング信号の
タイムチヤート、第３図は第 １図におけるＲＡＭ３の
レジスタ構成図、第４図は全体の動作の関連を示すフロ
ーチヤート、第５図は第１図の計算機においてキー入力
されるデー夕の一例を示す図、第６図は置数キーが操作
された際のフローチヤート、第７図はデータ入力時のレ
ジスタ格納状態図、第８図はＸＤキーが操作さｌれた際
のフローチヤート。 第９図はＹ。キーが操作された際のフローチヤート、第
１０図ａ， ｂ，Ｃ，ｄ１第１１図ａ，ｂ１第１２図ａ
，ｂ及び第 １３図ａ，ｂはキー入力された際の各レジ
スタのデータ格納状態図である。 １・・・・・ＲＯＭ
（リード・オンリ・メモリ）、３・・・・・ＲＡＭ（ラ
ンタム・アクセス・メモリ）、５・・・タイミング信号
発生回路、６・・・・・・タイミングデコーダ、１５・
・・・・・演算回路、２５・・・・・表示部、２６・・
・・キー入力部、ＸＤ・・・・・Ｘデータ入力用キー、
Ｙｏ・・・・・・ｙデータ入力用キー。

Claims (1)

【特許請求の範囲】
1. １ 複数の数値データを個々の記憶領域に記憶する記憶
   手段を有し、該記憶手段に記憶された複数の数値データ
   を一組の変数データとして回帰計算を行なう小型電子式
   計算機において、上記記憶手段の各記憶領域に対して新
   たな数値データの書込み指示を個々に行なうキーを複数
   有するキー入力手段と、上記キーのうち少なくとも１つ
   の特定キー操作時に、該特定キーに対応する上記記憶領
   域への新たな数値データ入力の有無を判別する判別手段
   と、上記判別手段により新たな数値データ入力有りと判
   別された際は該数値データを上記特定キーに対応する記
   憶領域へ書き込んだ後、または上記判別手段により新た
   な数値データ入力無しと判別された際は上記特定キーに
   対応する記憶領域の内容を保持したまま、上記記憶手段
   に記憶された一組の変数データに基づいた回帰計算を実
   行制御する制御手段とを有することを特徴とするデータ
   入力方式。