JPS6032231B2 - プログラム付小型電子式計算機 - Google Patents

Description

【発明の詳細な説明】 本発明は、プログラム付小型電子式計算機のプログラム
実行状態を表示するプログラム付小型電子式計算機に関
する。

一般に小型電子式計算機、特に電子式卓上計算機（以下
電卓と略称する）は、予め組み込まれた固定プログラム
により一連の演算処理を実行するのが普通であるが、近
年、より複雑な演算あるいは反復演算を簡単に処理する
為に必要に応じて所定のプログラムを書き込むことの出
来る所謂プログラム付電卓が実用化されつつある。

しかして、この様なプログラム付電卓のデータ入力はキ
ー入力部から行なわれるのが一般的であり、データの入
力が必要になった時あるいは結果を表示する時、予め書
き込まれたプログラムはその実行を停止して待機状態に
なっている。

従がつて、操作者はこの状態になって時必要な変数の入
力あるいは結果数の議取りを行なうものである。しかし
ながら、従来のプログラム付電卓では、プログラムがど
の状態でその実行を停止し待機状態となっているのかを
表示することはなく、例えば変数あるいは結果数の多い
プログラムを書き込んだ場合、何の変数を入力してプロ
グラムを進行させれば良いのかあるいは今何の結果数が
表示されているのかがわからず誤まった変数を入力した
り、結果数を誤まって読取ったり等プログラム操作処理
上はなはだ不便であった。本発明は、上記の点に鑑みて
なされたもので、予め書き込まれた種々のプログラムの
実行が停止し、入力あるいは結果数議取り可能状態とな
った時、プログラム書き込み時に変数あるいは結果数に
対応付けられた文字、数字を表示すると共にそれが入力
あるいは結果数表示等の如何なる状態であることも同時
に表示することによって、謀操作を確実に防止し得ると
共にその操作が極めて容易となるプログラム付小型電子
式計算機を提供することを目的とする。

以下、図面を参照して本発明の一実施例を説明する。

第１図は、本発明のプログラム計算機の表示方式を説明
する為の回路ブロック図である。図において、１川まキ
ー入力部であり、このキー入力部には、例えば、プログ
ラムの状態を設定する設定スイッチ１０１、数値データ
を入力する為のＥＮＴキー１０２、答を得る為のＡＮＳ
キー１０３、区切りコードを入力する為のコロン：キー
１０４、プログラムをスタートさせるためのＳＴキー１
０５、及び０〜９の数値キー１０６、演算指示キー１０
７等のキー群が配置されている。このキー入力部１０‘
ま、リードオンリーメモリ・アドレス部１ １（以下Ｒ
ＯＭアドレス部と称す）に接続されており、このＲＯＭ
アドレス部１１の出力はリードオンリーメモリ（ＲＯＭ
と略す）１２に加えられ、該ＲＯＭ１２に格納されてい
る種々のマイクロプログラムを指定するようになってい
る。前記ＲＯＭ１２は指定さたアドレスのマイクロプロ
グラム、即ち、レジスタ指実定報ａ、実行命令ｂ、コー
ド信号ｃ、タイミング制御信号ｄ、アドレス歩進信号ｅ
を種々のバス線を介して後述する各ブロック回路に加え
るようになつている。即ち、レジスタ指定情報ａは、レ
ジスタ出力を指定する為のレジスタ出力指定デコーダ１
３及びレジスタ入力を指定する為のレジスタ入力指定デ
コーダー４にそれぞれ加えられ、実行命令ｂはマイクロ
プログラムのインストラクション（命令）を解読する為
のィンストラクションテコーダ１５に加えられる。

更にコード信号ｃはタイミングカウンタ１８から出力す
る順序パルスと共に指定されたマイクロプ。グラムに対
応するコードを発生する為のコードデコーダ１６に加え
られ、タイミング制御信号ｄは上記タイミングカウンタ
１８の出力と共に各回路の動作タイミングを指定するタ
イミングデコーダ１７に加えられる。またアドレス歩進
信号ｅは前記ＲＯＭアドレス部１ １にアドレス歩進の
為に加えられる。また、前記レジスタ出力指定デコーダ
１３としジスタ入力指定デコーダ１４は、前述したレジ
スタ指定情報ａと、インストラクションデコーダ１５か
ら出力する動作命令及びタイミングデコーダ１７から出
力するタイミング信号を入力し、各々桁タイミングを供
なって出力ゲート制御信号ｆ、入力ゲート制御信号ｇを
後述する各ゲートに印加する。参照番号１９，２０，２
１はそれぞれＸ，Ｙ，Ｚの演算レジスタでプログラムの
実行中、例えば、演算等の中間処理に使用されるレジス
タである。

これらレジスタ内×レジスタ１９は例えば、１６桁のメ
モリビットを有し、ｌｑ行の下位桁ＸＬと５桁の上位桁
ＸＵと１桁の最上位フラグ桁ＸＦとで構成され上位桁×
Ｕの最下桁は中間桁ＸＭとなっている。

そして、下位桁ＸＬには数値データが下位桁から順次格
納され、中間桁×Ｍはプログラム中における変数データ
あるいは結果数に関連するコード（この実施例ではＥＮ
Ｔ，ＡＮＳ等）を格納し、また上位桁×Ｕはプログラム
中における変数あるいは結果数に対応するコード（ここ
では格納レジスタの番号）を格納し、最上位フラグ桁Ｘ
Ｆは演算、例えば、四則演算の符号（÷，×，十，一）
に対応するコードを格納する。また２２は、進行中のプ
ログラムのアドレスの記憶あるいは読み出されたプログ
ラムを必要に応じて組み換えて記憶するフラッグレジス
タであり、２３は後述するプログラムレジスタから読出
されたプログラムの内容を一時記憶するインストラクシ
ョンレジスタで例えば、アツパ側ＩＵとロア側ＩＬとか
らなる１バイト（８ビット）構成のレジスタである。２
４及び２５はそれぞれプログラムで使用される各データ
を記憶するデータレジスタとキー入力部１０の操作によ
り書き込まれるプログラムを記憶するプログラムレジス
タであり、これら各レジスタ１９〜２５の入力側にはそ
れぞれ対応するゲート回路２６〜３２が設けられ、これ
らのゲート回路２６〜３２は前記レジスタ入力指定デコ
ーダー４から出力するレジスタ入力指定信号ｇにより開
閉制御される。

なお、データレジスタ２４は、例えば第２図に示す如く
複数のレジスタＤ，，Ｄ２・・・Ｄｎが並列に配置され
たレジスタであり、プログラムレジスタ２５は第３図に
示す如く１バイト（８ビット）で１ステップのプログラ
ムを記憶する様構成されているものである。

また、上記各レジスター９〜２５の夫々の出力は、レジ
スタ出力指定デコーダー３より出力する出力ゲート制御
信号ｆに制御される出力ゲート回路３５に入力し、この
出力ゲート回路３５で選択されたデータは、インストラ
クションデコーダ１５より出力するアダー回路制御信号
ｈ‘こ制御されるアダー回路３６に入力して演算処理さ
れる。このアダー回路３６より出力するデー外ま上記ゲ
ート回路２６〜３２を介して上記各レジスター９〜２５
に入力すると共に、レジスタ入力指定デコーダ１４に開
閉制御されるゲート回路３８を介してアドレスレジスタ
３７に入力する。このアドレスレジスタ３７は例えば１
バイトで構成され上４桁がアッパー側、下４桁がロア側
で各々レジスタＡｕ３９、レジスタＡＬ４川こ接続され
ている。しかして、レジスタＡＵ３９の出力は、ゲート
回路３１，３２及び出力ゲート回路３５に印加されこれ
等各ゲート回路の開閉制御を行なっている。またレジス
タＡＬ４０の出力は、インストラクションデコーダ１５
より出力する禁止信号ｉに開閉制御されるゲート回路４
１を介して上記タイミングデコーダ１７に送られる。４
２は、各種の判定（データの有無、キャリーの有無等）
を行なう判定回路であり、上記アダー回路３６の出力を
インストラクシヨンデコーダ１５から出力する比較命令
信号ｉ及びタイミングデコーダ１７から出力するタイミ
ング信号により開閉制御されるゲート回路４３を介して
入力し、その判定結果によって異種の信号をＲＯＭアド
レス部１ １に送り所定のアドレス指定を行なう。

一方、上記×レジスタ１９は、表示レジスタを兼ねてお
り、その出力はシリアルーパラレル変換器４４及びデコ
ーダ４５を介して表示部４６に送られ表示される。

また、この表示装置４６には中間桁ＸＭのタイミング信
号がタイミングデコーダ１７から送られ、この桁に記憶
している内容に対応したランプを点灯するようになって
いる。この表示装置の詳細を第５図を参照しながら説明
する。即ち、デコーダ４５で解読されたＸレジスタ１９
の情報は、一方でセグメントェンコーダ４７に加えられ
る。このセグメントエンコーダ４７は表示デバイスの所
定のセグメントを発光させる為の復号化回路である。こ
のセグメントェンコーダ４７により指定された各セグメ
ントは発光し、目的の情報を表示する。他方デコーダ４
５によりデコードされたＸレジスター９の情報のうち計
算機のストップ状態（待機状態）を示すプログラム文字
情報はゲート回路４８に加えられる。このゲート回路４
８は前記タイミングデコーダ１７から送出される桁タイ
ミング信号により開閉するものであり、その出力は上記
プログラム文字情報にそれぞれ対応するドライバ４９に
加えられる。このドライバ４９はランプを駆動する為の
回路で、このドライバ４９の出力はランプ５０に加えら
れランプ５０を点燈させる。このようにこのプログラム
計算機は操作者が点燈したランプ５０を見て、この計算
機がプログラムのどの命令でストップしたかを認識でき
るように構成されている。次に上述したプログラム計算
機の動作について説明する。尚説明の便宜上上記プログ
ラム計算機に第４図に示すような帳簿を計算する式金額
＝単価×数量を組み込むものとし、また単価の記憶され
るデータレジスタ２４のアドレスを１番、数量の記憶さ
れるデータレジスタ２４のアドレスを２番さらに金額の
記憶されるデータレジスタ２４のアドレスを３番とする
。そして、本実施例では上記プログラムを下記の表１の
如く組むものとする。表 Ｉ 上記表１に於てＳＴ，ＥＮＴ，１，：，２，：・・・は
それぞれキー入力部１０に設けられている各キ−を表わ
すもので、上記表１に示されている如くの操作に従がつ
てプログラムレジスタ２５に書き込まれるものである。

なお、プログラムレジスタ２５は１バイトで１ステップ
を表わして居りデータレジスタ２４のアドレスを指定す
る数値コードのロァ側にはＭコードを、ファンクション
を表わすコードのロア側にはＦコードを、その他４ビッ
トのみで表現出釆るものについてはアッパー側に０コー
ドを書き込むようになっている。しかして、上記表１の
如くのプログラムを組んだ時プログラムレジスタ２５に
は第３図に示す如く順次記憶されて居り以下プログラム
レジスタ２５にこのプログラムの組み込みが終了し実際
に変数を入力して演算を実行させる動作について説明す
る。第６図は、第１図に示す回路ブロック図の動作を説
明する為のフローチャートで、第７図はフラッグレジス
タ２２、インストラクシヨンレジスタ２３、アッパー及
びロア側のＡＵ，ＡＬレジスタ３９，４０さらに×レジ
スタ１９の状態を表わす図である。今、すでに組み込ま
れたプログラムを実行させる為にキー入力部１０に設け
られた設定キー１０１を右側のｃ（計算）に設定しＳＴ
キー１０５を操作すると、ＲＯＭ１２からは第６図に示
すフローチャートの動作ステップＳ，を実行するような
マイクロプログラムが出力する。

即ちレジスタ情報信号ａとィンストラクションデコーダ
１５の出力とタイミングデコーダ１７の出力とによって
動作するレジスタ入力指定デコーダ１４の出力信号ｇに
よりゲート回路２６及びゲート回路２９を開きアダー回
路３６の出力“０”（この時点ではコードデコーダ１６
から“０”コードが出力しアダ−回路３６に入力してい
る為アダー回路３６の出力は“０”である）をＸレジス
タ１９及びフラグレジスタ２２のフラッグバイトＦＢｏ
に格納しこれらをクリアする。この状態を第７図ａに示
す。

次いで次の動作ステップＳ２に進みフラグバィトＦＢｏ
に“２”を加算し、このフラグバィトＦ８。の内容をア
ドレスレジスタ３７及び３９，４川こ入れ、このレジス
タＡＬ４０で指定したプログラムレジスタ２５のアドレ
スの内容をィンストラクションレジスタ２３に格納する
動作が行なわれる。即ち、ＲＯＭ１２からの実行（加算
）命令信号ｂ、レジスタ情報信号ａ、タイミング制御信
号ｄが出力されるとィンストラクションデコーダ１５及
びタイミングデコ−ダ１７はその出力をレジスタ入出力
指定デコーダ１３，１４に加える。従ってレジスタ出力
指定デコーダ１３は出力ゲート制御信号ｆを出力ゲート
回路３５に、レジスタ入力指定デコーダ１４はしジスタ
入力指定信号ｇをゲート回路２９に加える。一方出力ゲ
ート回路３５にはＲＯＭ１２からの「０２」コード信号
ｃがデコーダ１６を介して加えられているため、フラッ
グレジスタ２２のフラグバィトＦＢ。の内容とコード「
０２」とがアダー回略３６により制御信号ｈにより加算
され、加算結果がゲート回路２７を介してフラグバイト
ＦＢｏに格納される。更にこの「２」が加算されたフラ
グバィトＦ８ｏはゲート制御信号ｆによって制御される
出力ゲート回路３５を通じてアダー回路３６に加えられ
、このアダー回路３６を介してゲート回路３８に加えら
れる。一方、このゲート回路３８にはしジスタ入力指定
デコーダ１４のレジスタ入力指定信号ｇが加えられてい
る為に開路し、アダー回路３６の出力即ちフラグバィト
ＦＢｏの内容（０．２）がアドレスレジスタ３７に格納
される。更にこのアドレスレジスタ３７の格納情報（０
，２）はロア側アドレスレジスタＡＬ４０及びアッパー
側アドレスレジスタＡＵ３９にそれぞれ格納される。次
いでこのアドレスレジスタ３９のアドレス機構はゲート
回路３５に加えられまたゲート回路３５には、レジスタ
ＡＵ４０の出力がゲート回路４１、タイミングデコーダ
１７及びレジスタ出力指定デコーダ１３を介して桁指定
信号として印加されている為プログラムレジスタ２５に
格納されている「０，２一番地の情報「０．ＥＮＴ」が
ゲート回路３０を介してインストラクションレジスタ２
３に転送される。次いで次の動作ステップＳ３に於いて
前記ィンストラクションレジスタ２３に格納された情報
がアダー回路３６に加えられ、またコードデコーダ１６
を介したＲＯＭ１２のコード信号ｃ（Ｆ，Ｍ，−，：）
も出力ゲート回路３５を介してアダー回路３６に加えら
れる。

一方、ＲＯＭ１２のプログラム実行命令信号ｂにより動
作するィンストラクションデコーダ１５はアダー制御信
号ｈをアダー回路３６に加え前記２つの信号を演算例え
ば、減算を行ないその出力をゲート回路４３に加える。
このゲート回路４３には、インストラクションデコーダ
１５のコード比較命令信号ｊが加えられているため、タ
イミングデコーダー７のタイミング出力が加えられた時
点で関略しアダー回路３６の出力を判定回路４２に加え
る。この時ィンストラクションレジスタ２３の内容は「
０．ＥＮＴ」である為動作ステップＳ３の判定結果は「
ＮＯ」となり判定回路４２から動作ステップＳ４に進ま
せるような信号が出力しＲＯＭ１２は動作ステップＳ４
のマイクロプログラムを出力する。即ち動作ステップＳ
４ではィンストラクションレジスタ２３に格納されてい
る情報をフラッグレジスタ２２のフラグバィトＦＢ，に
転送する各制御が行なわれ、ィンストラクシヨンレジス
タ２ ３から出力した「０．ＥＮＴ」は出力ゲート回路
３５、アダー回路３６及びフラグバィトＦＢ，で開成さ
れるゲート回路２９を介してフラッグレジスタ２２に入
力する。次に動作ステップＳ５でィンストラクションレ
ジスタ２３のロァ側に格納されている内容が「ＥＮＤ」
か否かが判断されるが、今ィンストラクションレジスタ
のロア側には「ＥＮＴ」が格納されて居り判定回路４２
からは「ＮＯ」の判定結果が出力される。なお、判定回
路４２に於ける判定は前述した如くアダー回路３６によ
って減算を行ないその結果によって判断しているもので
以後の判定についても同様である。上述した各動作ステ
ップＳ２，３，４，５の終了後の各レジスタの状態を第
７図ｂに示す。次に前述した動作ステップＳ２が再び実
行されると、フラグバィトＦＢｏには「２」が加算され
「０．４」となると共に、レジスタＡＵ３９は「０」、
レジスタＡＬ４０は「４」となる。

従がつてこのレジスタＡＵ，ＡＬ３９，４川こよって前
記同様指定されたプログラムレジスタ２５のアドレス「
ｏ．４」の内容「１．Ｍ」がィンストラクションレジス
タ２３に読み出される。従がつて、動作ステップＳ３に
於ける判定結果は「ＹＥＳ」となり動作ステップＳ６に
進む。動作スイッチＳ６はィンストラクションレジスタ
２３のアッパー側の内容をフラッグレジスタ２２の第４
桁目Ｆ３及びアドレスレジスタ３７のアッパー側に転送
し、更にアドレスレジスタ３７のアッパー側を記憶する
レジスタＡＵ３９に指定されるデータレジスタ２４の内
容を×レジスタ１９に転送するものである。今、インス
トラクションレジスタ２３のアッパー側に記憶されてい
る内容は「１」であるこの「１」がフラッグレジスタ２
２のＦ３及びレジスタＡＵ３９に転送され、データレジ
スタの１番地の内容（今は何も書き込まれていないので
「ＯＪが各々アダー回路３６を介して転送される。この
時の各レジスタの状態を第７図ｃに示す。しかして、再
び動作ステップＳ５に戻りレジスタＡＵ，ＡＬ３９，４
０の内容は「０．６」となり、インストラクションレジ
スタ２３には「０．：」が転送される。

そして、ィンストラクションレジスタ２３のロア側領域
が「：」であることにより動作ステップＳ３の判定は「
ＹＥＳ」となり動作ステップＳ７に進む。動作ステップ
Ｓ７はフラッグレジスタ２２の３桁目Ｆ２の内容を判定
するもので、今は、「ＥＮＴ」が書き込まれていること
により動作ステップＳ８に於いてフラッグレジスタ２２
のフラグバィトＦＢ，の内容をＸＵ領域に書き込む。し
かして、×Ｕ領域の中間桁ＸＮに書き込まれた「ＥＮＴ
」コードはデコーダ４５、ゲート回路４８及びドライバ
４９を介して「ＨＮＴ」に対応するランプを点灯駆動す
るとともに表示装置には数値「ＩＪが表示され、操作者
に「１番地の内容を入力しなさい」ということから知ら
しめてプログラムの進行は停止し待機状態となっている
。この時の各レジスタの状態及び表示状態は第７図ｄに
示す如くである。そして、今１番地には単価を対応付け
てあるので操作者は単価を入力する状態であることが分
かり例えば単価１２３（円）をキー入力群１０のテンキ
ーを操作して入力する。この時キー入力部１０から順次
出力する「１リ「２」，「３」は動作ステップＳ９に示
す如くＲＮＭ１２から出力するマイクロプログラムによ
って開けられているゲート回路２６を介してＸレジスタ
ー９に入力する。この時の各レジスタの状態は第７図ｅ
に示す如くである。しかして、実行（暦数）時のプログ
ラムステップ進行キー「ＥＮＴ」を操作すると、ＲＯＭ
１２からの各種制御情報信号に基づき動作ステップＳ，
ｏ，Ｓ，．を実行する。即ち、フラッグレジスタ２２の
４桁目Ｆ３の内容「１」をゲート回路３５、アダー回路
３６、ゲート回路３８及びアドレスレジスタ３７を介し
てレジスタＡＵ３９に格納すると共に、×レジスタ１９
の。ア側ＸＬの内容「１２３」をゲート回路３５、アダ
ー回路３６、ゲート回路３１を介して前記レジス夕ＡＵ
３９で指定したアドレス「１」のデータレジスタ２４に
第２図ｍ，に示す如く格納する。×レジスター５の内容
をデータレジスタ２４の所定アドレスに格納し終ると次
の動作ステップＳ，．が実行され、Ｘレジスタ１９は前
述のクリア動作と同様にクリアされる。従って動作ステ
ップＳ，ｏ，Ｓ，．終了後の各レジスタの格納状態は第
７図ｆに示すようになる。そして、再び前記動作が繰り
返され、レジスタＡＵ及びＡし３９，４０の内容が「０
．８」で「２．Ｍ」が、また「０．１０」で「０．：」
がそれぞれプログラムレジスタ２５からインストラクシ
ヨンレジスタ２３に謙出される。そして、この「０．：
」が読出された時前記同様プログラムの実行は停止し、
表示装置４６には「２」と「ＮＥＴ」に対応するランプ
が点灯される。この時の各レジスタの状態は第７図ｇ，
ｈに示す如くである。従がつて、操作者は前記同様第４
図に示す数量に対応する所定のデータ「４５６」をキー
入力部１０の各層数キーにより×レジスタ１９に入力し
、表示装置４６には第７図ｉに示す如く表示される。

しかしてまた前記同様「ＥＮＴ」キーを操作し動作ステ
ップを進ませると、レジスタＡＵ及びＡＬ３９，４０の
内容が「０．１２」とカウントアップされた時前記同機
の動作ステップＳ２，３，６を実行して各レジスタの状
態は第７図ｋ‘こ示す如くなる。そして、再び動作ステ
ップＳ２に戻り「０．１４」アドレスが指定された時ィ
ンストラクションレジスタ２３には「０．＝」が格納さ
れ、動作ステップＳ３に於ける判定「ＹＥＳ」により動
作ステップＳ，２に進む。即ち動作ステップＳ，２では
フラッグレジスタ２２の４桁目Ｆ３の内容「３Ｊを５桁
目Ｆ４に格納すると共に、ィンストラクションレジスタ
２３のロア側ＩＬの内容「＝」をフラッグレジスタ２２
の３桁目Ｆ２に格館する。この各動作ステップ終了後の
各レジスタの状態を第７図１に示す。そして、プログラ
ムレジスタ２５から次のアドレス「１．０」の内容「１
．Ｍ」がィンストラクションレジスタ２３に読み出され
、動作ステップＳ３に於ける判定の結果コード「Ｍ」に
等しいことにより次に動作ステップＳ６に進む。

この動作ステップＳ６ではしジスタＡｕ３９によりアド
レス「１」指定されたデータレジスタ２４の内容の，「
１２３」がＸレジスタ１９に格納される。この時の各レ
ジスタの状態を第７図ｍに示す。更にアドレスが歩進さ
れ「１．２」アドレスが指定された時プログラムレジス
夕２５からは「Ｘ．Ｆが読み出されィンストラクション
レジスタ２３に転送される。

そして、この時の動作ステップＳ３に於ける判定結果は
「ＹＥＳ」となり動作ステップＳ，３に進む。動作ステ
ップＳ，３は×レジスタ１９の内容をゲート回路３５ア
ダー回路３６及びゲート回路２７を介してＹレジスタ２
川こ転送すると共にコードデコーダ１６のコード信号「
×」をゲート回路３５、アダー回路３６及びゲート回路
２６を介して×レジスタ１９の最上位桁×Ｆに格納する
。この時の各レジスタの状態を第７図ｎに示す。そして
、また前述と同様の動作ステップＳ２，Ｓ３，Ｓ６が実
行され×レジスター９には第７図ｏに示す様にレジスタ
ＡＵ３９でアドレス指定されたデータレジスタ２４の内
容Ｄ２「４５６」が転送される。

更に動作ステップＳ２によってプ。

グラムレジスタ３０から「１．６」のアドレスのプログ
ラム内容が「０．：」がインストラクシヨンレジスタ２
３に読み出され、動作ステップＳ３に於てコード比較さ
れた結果一致となる為動作ステップＳ７に進みここでフ
ラッグレジスタ２２の３桁目Ｆ２がコード比較されその
結果により次の動作ステップＳ，４に進む。動作ステッ
プＳ，４は四則算のステップでデータＤ，「１２３」と
×レジスタ１９の内容「４５６」とがゲート制御信号ｈ
により出力ゲート回路３５を介してアダー回路３６に加
えられＸＦ領域に記憶されているフラッグ「×Ｊにより
ＲＯＭ１２は乗算を指定し、アダー回路３６で乗算演算
が実行されてその演算結果「５６０８８」がゲート回路
２６を介してＸレジスタ１９に格納される。この時の各
レジスタの状態を第７図ｐに示す。この演算が終了する
と次の動作ステップＳ，５，Ｓ，６が実行され、フラッ
グレジスタ２２の５桁日Ｆ４の内容「３」がアドレスレ
ジス夕ＡＵ３９に転送されると共に×レジスタ１９の演
算結果である「５６０斑」が前述と同様にこのレジスタ
ＡＵ３９で指定されるデータレジスタ２４のアドレス「
３Ｊに第２図Ｄ３に示す如く転送される。

また×レジスタ１９及びフラッグレジスタ２２の４桁目
Ｆ３は第７図ｑに示す如くクリアされる。そして、更に
アドレスが歩進されて「１．８」及び「１．１０」が指
定された時動作ステップＳ２，３，４ ，５及びＳ２，
３，６が前記同様実行されてフラッグレジスタ２２のフ
ラグバイトＦＢ，には「３．ＡＮＳ」が、またＸレジス
夕１９には前記演算結果“５６０概”が格納される。こ
の時の各レジスタの状態を第７図ｒ，ｓに示す。次にア
ドレスが「１．１２」に歩進された時インストラクショ
ンレジスタ２３には「０．：」が格納され、またフラッ
グレジスタ２２の３桁目Ｆ２には「ＡＮＳ」が格納され
ていることにより動作ステップＳ２，Ｓ７はいずれも「
ＹＥＳ」となり動作ステップＳ８に進む。動作ステップ
Ｓ８は前述した如く所定の表示を行なう為にプログラム
の必要項目を組み換えて記憶してるフラッグレジスタ２
２のフラグバィトＦＢ，の内容「３．ＡＮＳ」を×レジ
スタ１９のアッパー側×Ｕに転送するもので、これによ
りＸＭ領域に格納された「ＡＮＳ」に対応するランプ５
０及び×Ｕ領域に格納された「３」が前記同様の回路を
経て表示装置４６に表示される。従がつて表示装置４６
は第４図に示すメモリ番号「３」（即ちデータレジスタ
２４のアドレス）の内容、つまりその金額“５６０概”
（データレジスタ２４のアドレス３の内容）が表示され
ると共に演算結果を表示する状態「ＡＮＳ状態Ｊで停止
していることを操作者に知らせる。次いで操作者は第４
図に示す商品コード 「０１２」以下の計算を上述した操作に従って順次実行
し目的の結果を得る。

なお、上記実施例では前述の表１のプログラムについて
の動作説明を行なったが、その他種々のプログラムに従
い演算処理動作を実施することができ、またプログラム
の形式についてもこれに限られるものではない。また各
レジスタは上述したシフトレジスタ構成でなく例えばＲ
ＡＭ（ランダムアクセスメモリ）等任意の構成が可能で
あることは勿論である。更に上述した表示装置では情報
を入力する時点でＥＮＴ、答を出力する時点でＡＮＳの
各ランプを点燈するようにしているが、更にこのランプ
を複数個設けて、計算機が停止する際目的に応じて各ラ
ンプを点灯させるようにすることも出釆る。

加えて、上言己実施例ではランプを用いて計算機の停止
状態を表示しているが、これはランプに限られることは
〈「ＥＮＴ」，「ＡＮＳ」等の様に表示しても良く、ま
た各々に対応する数値コードあるいは文字等によって上
記プログラムに用いられた対応数字あるいは文字と同一
表示装置に表示しても良いものである。さらにまた、上
記実施例では表示装置について述べたが印字装置に用い
たとしても同様の効果を有するものであり、本発明は印
字装置にも適用出来ることはもちろんである。

以上詳細に説明した如く、本発明によれば予め書き込ま
れたプログラムの進行が停止して待機状態となった時、
プログラム書き込みの際に予め変数あるいは結果数に対
応付けられた文字あるいは数字が表示されると共に、現
在の待機状態が入力状態あるいは結果数表示状態等の如
何なる状態なのかも併せて表示することによって、現在
プログラムで必要としている変数は何であるかあるいは
現在表示されている結果数はどの結果数に対応するかを
操作者に知らしめることが出来、誤操作あるいは誤読取
り等を確実に防止し得る。

また、上述した如くプログラムの進行が停止して待機情
態となる毎に操作者がしなければならないことを表示す
ることにより、プログラムを組む際に変数の入力順、あ
るいは結果数の表示される順に対応する文字、数字を順
序よく付す必要がない為、プログラムに柔軟性を持たせ
ることが出来る。

さらに多くの変数あるいは結果数を必要とするプログラ
ムを組んだとしても、入力時あるいは結果数表示に際し
て現在入力しなければならない変数あるいは現在表示さ
れている結果数に対応する文字、数字等を表示してくれ
ることによって、操作者は安心して使用することが出来
、使いなれない初心者でも簡単に使用出来る等種種の利
点を有する。

【図面の簡単な説明】

第１図は本発明の１実施例を示す回路ブロック図、第２
図は同実施例におけるデータレジス夕の構成図、第３図
は同実施例におけるプログラムレジスタのプログラム格
納状態を示す図、第４図は同実施例で使用する計算デー
タフオーマットを示す図、第５図は第１図の表示装置を
詳細に示す回路図、第６図は第１図の動作を説明するた
めの動作フローチャート図、第７図は第６図の動作フロ
ーチャートに従う各レジスタの状態を示す図である。 １０・・…・キー入力部、１ １・・・・・・ＲＯＭア
ドレス部、１２・・・・・・ＲＯＭ、１９，２０，２１
・・…・演算レジスタ、２２……フラッグレジスタ、２
３……インストラクションレジスタ、３０……プログラ
ムレジスタ、３６……アダー回路、３７，３９，４０・
・・…アドレスレジスタ、４２・・…・判定回路、４６
・・・・・・表示装置、４７・・・…セグメントェンコ
ーダ、４９・・・・・・ドライバ、５０・・・・・・表
示ランプ。 第２図第３図 第４図 第５図 第６図 図 雛 第７図

Claims (1)

【特許請求の範囲】
1. １ 少なくとも複数のプログラマブルキー及び変数を定
   義するための１以上のキーを有する入力手段と、プログ
   ラムの書き込み可能な状態か、プログラムの実行可能な
   状態かを指定する指定手段と、プログラム書き込み可能
   な状態で上記キー入力手段により、予め所望の演算に必
   要な変数が定義されて書き込まれたプログラムを記憶す
   る書き換え可能なプログラム記憶手段と、上記プログラ
   ムに基づいて演算されるべきデータを記憶するデータ記
   憶手段と、上記指定手段でプログラム実行可能な状態に
   指定された際に上記プログラム記憶手段に記憶されてい
   るプログラムの内容を順次読し、上記データ記憶手段に
   記憶されているデータに対してプログラム演算の実行を
   する実行手段と、該実行手段での実行結果が導入される
   表示用レジスタと、上記プログラム記憶手段から読出さ
   れるプログラムの内容が少なくとも上記変数定義のため
   のキーにより定義された変数であるか否かを検出する検
   出手段と、該検出手段の検出結果に応じて、上記実行手
   段をマイクロプログラムにより待機状態にすると共に上
   記プログラム記憶手段に記憶されているプログラムのう
   ちの変数に対応する文字あるいは数字等を上記表示用レ
   ジスタに書き込み、上記実行手段が如何なる待機状態な
   のかを表示する表示手段と、上記実行手段が待機状態に
   なつた際、上記キー入力手段から変数データが入力され
   た後のデータ入力指示のためのキー操作により、上記デ
   ータ記憶手段の上記表示手段に表示されている変数に対
   応するエリアに上記変数データを書き込む手段とを具備
   したことを特徴とするプログラム付小型電子式計算機。