JPS6030209A

JPS6030209A - フイルタ回路

Info

Publication number: JPS6030209A
Application number: JP13882683A
Authority: JP
Inventors: Yoshio Wada; 和田　好雄
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-07-29
Filing date: 1983-07-29
Publication date: 1985-02-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は電流入力型でしかも低域通過型のフィルタ回
路に関する・〔発明の技術的背景〕第１図は入力信号が電流として与えられる従来の電流入
力型の低域通過型フィルタ回路の概略的な回路図である
。このフィルタ回路は、所定バイアス電圧■。。印加点
と出力端子１１との間に抵抗Ｒおよび容量Ｃを並列接続
してなる時定数回路１２を挿入し、かつ上記出力端子１
１に信号入力手段としての電流源回路１３の一端を接続
することによって構成されている。このフィルタ回路で
は、電流源回路１３から与えられる電流信号の持つ周波
数成分のうちある周波数以上のものが時定数回路１２に
よって減衰される。したがって、上記周波数以下の成分
もしくは直流成分のみが電圧信号として上記出力端子１
１から得られる。

ところで第１図のような低域通過型フィルタ回路は各種
検波回路で利用されている。第２図はそのうちの１つの
利用例を示す回路図である。

この回路では前記電流源回路１３が、互いにエミッタが
接続されかつペース間に入力信号ｖ１　＋υ２それぞれ
が供給されるそれぞれ２個のｎｐｎトランジスタ２ノと
２２．２３と２４．２５と２６と、このうち２個のｎｐ
ｎ　）ランラスタ２ノと２２のエミッタ接続点に一端が
接続された一定電流の電流源３０とで構成されている。

このような構成でなる電流源回路１３は一般にダブリ−
バランス型の掛は算器と称される良く知られた回路であ
シ、２つの入力信号υｌ　、υ２どうしを掛は算して両
者の周波数および位相に応じて変位する電流を出力する
。そしてこの出力電流のうち周波数の高い領域が時定数
回路１２によって減衰され、残シの低域成分が電圧出力
として取シ出される。

〔背景技術の問題点〕

第１図に示す従来のフィルタ回路を利用した第２図の検
波回路では、２つの入力信号τ！　。

υ２の持つ周波数に対応して前記電流源３０の電流値を
大きく設定しないと、前記ｎｐｎ　）ランジスタ２１〜
２６の電流増幅率ｈｆｅが落ちてしまい十分な掛は算す
なわち検波が行なわれなくなってしまう。したがって、
ν！　、υ２の周波数に応じて電流源３０の電流値が設
定されなければならない。

一方、検波出力電圧は電流源３０の電流値と前記時定数
回路１２内の抵抗Ｒとの積として得られる。このため、
この抵抗Ｒの値は、２つの入力信号υｌ　、υ２の周波
数と、必要な出力振幅レベルによって決定される。

すなわち、第１図に示す従来のフィルタ回路における時
定数回路１２内の抵抗ｌこの値は、信号入力手段として
の電流源１３の上記したような条件によって決定される
。このため、時定数回路１２における時定数の調整は容
量Ｃの設定によってもっばら行なわれるので、Ｃの値を
小さくかつＲの値を大きくそれぞれ設定するＩＣ化に適
した定数とすることはできない。この結果、従来のフィ
ルタ回路では容量Ｃの値が大きなものとなり、この容量
ＣをＩＣに内蔵する場合にはチップ面積が太きくなり、
ＩＣの外に出して外付けする場合にはＩＣのピン数が増
加するので、いずれにしてもＩＣ化する場合の価格が高
価となる欠点がある。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
あシ、その目的は時定数回路を構成する容量も含めてＩ
Ｃ化する場合にチップ面積を従来よりも小さくでき、も
って価格が安価なフィルタ回路を提供することにある。

〔発明の概要〕

この発明によるフィルタ回路は、第１のｎｐｎトランジ
スタのコレクタは電源電圧に、エミッタは信号入力手段
としての電流源回路にそれぞれ接続し、この第１のｎｐ
ｎ　）ランジスタのペースには第２のｎｐｎ　）ランジ
スタのコレクタおよびペースを接続しかつ第１のｎｐｎ
　）ランジスタのエミッタには第２のｎｐｎ　ｌ・ラン
ジスクのエミッタを接続し、上記第１のｎｐｎ　）ラン
ジスタのペースと電源電圧との間には抵抗と容量とを並
列接続してなる時定数回路を挿入し、また上記第１のｎ
ｐｎ　）ランジスタのエミッタ面積を上記第２のｎｐｎ
　）ランジスタのそれよシも十分に大きくなるように設
定して、第１．第２のｎｐｎ　）ランジスタのペース側
に設けた時定数回路内の容量ｌｌ、第２のｎｐｎ　）ラ
ンジスタのエミッタ側からみたときの等測的な値が十分
大きくなるようにしたものである。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例を説明する。

第３図はこの発明に係るフィルタ回路を従来と同様に検
波回路に利用した場合の実施例を示す回路図である。こ
の実施例回路が前記第２図と具なるところは、フィルタ
回路に２個のｎｐｎトランジスタ１４．１５が追加され
ているところにおる。そし、て上記２個のｎｐｎ　）ラ
ンジスタ１４．１５のうち一方のトランジスタ１４のエ
ミッタ面積は他方のトランジスタ１５のそれよりも十分
に太きく　ｉＰ足されておシ、両ｎｐｎ　トランジスタ
１４．１５のエミツタ面積比ｉＪ’Ｎ：１に設定されて
いる。

％、”；　ｆｃに追加され１゛ξ一方のｎｐｎ　）ラン
ジスタ１４のコレクタは゛取諒電圧■。。に接続され、
エミッタは前記α流源回路１３の一端である前記２個の
ｎｐｎ　）　／’ンジスタ２４，２６のコレクタ接続点
に接続されている。また上記他方のｎｐｎトランジスタ
１５のコレクタおよびペースは一方のｎｐｎ　）ランジ
スタ１４のペースに接続され、エミッタは一方のｎｐｎ
　）　９ンジスタ１４のエミッタに接続されている。さ
らに上記一方のｎｐｎトランジスタ１４のペースから前
記出力端子１１が取シ出され、前記時定数回路１２はこ
の出力端子１１と電源電圧■ｅｃとの間に挿入されてい
る。

このような構成において、ダブリ−バランス型掛は算器
である電流源回路１３では、従来と同様に、２つの入力
信号ｖｌ、ｖ２どうしが掛は算されて両者の周波数およ
び位相に応じて変位する電流が出力され、この電流が２
個のｎｐｎトランジスタ１４．１５に与えられる。

次に上記２個のｎｐｎ　）ランジスタ１４．１５に注目
する。この両ｎｐｎ　）ランジスタ１４．１５は、電流
増幅率ｈｆｅが両者間のエミツタ面積比であるＮに設定
されている１つのｎｐｎ　）ランジスタとみなすことが
できる。これは次のよりなよ理由にする。ｎｐｎ　）ランジスタ１４．１５における
エミッタ電流Ｉｅは次式で与えられる。

ｑ″′”２　・・・（イ）Ｉｅ＝■８８ｘｐＣｋＴ　〕ただし、工、はエミッタ面積に比例したリーク電流、ｋ
およびｑはそれぞれ定数、Ｔは絶対温度テア’）　、ｖ
Ｂｇはペース・エミッタ間電圧である。

ここでトランジスタ１４，１５（Ｄペース・エミッタ間
は互いに接続されているのでｖＢｇは等しい。またに、
Ｔ、ｑもそれぞれ等しいので、トランジスタ１５に工。

なるエミッタ電流が流れるときに、トランジスタ１４に
はこれのＮ倍であるＮｉ２のエミッタ電流が流れる。い
ま、両トランジスタ１４．１５それぞれのｈｆｅが十分
に大きく設定されておシ、コレクタ電流がエミッタ電流
と等しいとすれば、トランジスタ１５のコレクタ電流で
ある２つのｎｐｎ　）ランジスタ１４．１５からなる１
つのトランジスタとしてのペース電流とトランジスタ１
４のコレクタ電流との比、すなわち１つのｎｐｎ　）ラ
ンジスタとみなしたそれのｈｆｅはＮとなる。そこでｎ
ｐｎ　トランジスタ１４．１５のペース側に設けられて
いる時定数回路ノ２内の抵抗Ｒは、そのエミッタ側から
みると１／（Ｎ＋１）となシ、同じく容量Ｃは（Ｎ＋１
）倍にそれぞれなる。すなわち、上記２個のトランジス
タ１４．１５を設けたことによシ、この両トランジスタ
１４，１５０エミッタ接続点と電源電圧ｖｃｃとの間に
は前記抵抗Ｒの１／（Ｎ＋１）倍の値を持つ抵抗と前記
容量Ｃの（Ｎ＋１）倍の値を持つ容量がそれぞれ挿入さ
れた状態と等価になる。このため、時定数回路１２にお
ける時定数の調整を容量Ｃの設定で行なうようにしても
、この容量Ｃの値は十分小さな値の範囲で行なうことが
できる。したがって、容量Ｃの値は従来よシも十分に小
さくすることができる。これとは逆に抵抗Ｒとしては従
来よシも大きな値のものが必要になるが、ＩＣ化する場
合に抵抗の寸法はコンデンサの寸法に比べ十分小さくす
ることができるため、この実施例回路をＩＣ化したとき
のチップ面積は従来よシも大幅に小さくすることができ
る。さらにチップ面積が縮小化されることによって、Ｉ
Ｃとしての価格も安価となる。ちなみに、従来回路にお
いてＲ＝１０にΩ、Ｃ＝１００ＰＦであったものをこの
実施例回路においてＮ＝９に設定すればＣは従来の１／
１０の１０　ＰＦＯものを使用することができる。容量
の占める面積はその値に比例するので、従来１００ＰＦ
のものがｌ０ＦＦとなることによシ、ＩＣ全体のチップ
面積は従来よシも大幅に小さくなる。

第４図はこの発明の他の実施例による構成を示す回路図
である。上記第３図に示す実施例回路では、電流源回路
１３が電流を流し込むだけの場合であるが、この実施例
回路では流し出しも可能となるように構成したものであ
る。すなわち、この実施例回路では新たに、ｐｎｐトラ
ンジスタ４ノと４２からなシ、前記ｎｐｎ　）ランジス
タ２３．２５のコレクタ接続点に流し込まれる電流を入
力とするカレントミラー回路４３と、Ｐ”Ｐ　）ランジ
スタ４４と４５からなシ、前記ｎｐｎ　）ランジスタ２
４．２６のコレクタ接続点に流し込まれる電流を入力と
するカレントミラー回路４６と、ｎｐｎ　）ランジスタ
４７と４８とからなυ、上記カレントミラー回路４６の
出力電流を入力とするもう１つのカレントミラー回路４
９と一定電流の電流源５０とが設けられている。そして
上記ＰｎＰ　）ランジスタ４２のコレクタ、ｎｐｎ　）
ランジスタ４８のコレクタおよび電流源５θの一端は、
前記ｎｐｎ　トランジスタ１４．１５のエミッタ接続点
に共通に接続されている。しかも抵抗Ｒおよび容ｆｆｉ
　Ｃからなυ一端が上記ｎｐｎ　）ランジスタ１４のペ
ースに接続されている時定数回路１２の他ａ；ｇ　ｕ電
源電圧ｖｃｅとは異なる電源電圧ＶＢに接続されている
。

このような構成でなる回路では、ｐｎｐ　）ランジスタ
４２を介して２個のｎｐｎ　トランジスタ１４．１５に
は図示する方向の電流Ｉ＆が与えられ、ｎｐｎ　）ラン
ジスク４８を介してこれとは逆方向の図示する電流Ｉｂ
が与えられる。なお、ｎｐｎ　）ランジスタ１４．１５
がカットオフしないように電流源５０の値は前記電流工
。の値よシも大きく設定される。

この実施例回路では電流源回路１３の構成が第３図のも
のと異なるだけであシ、ｎｐｎ　）ランジスタ１４．１
５のエミッタ側からみた等測的な容量の値は第３図と同
様に（Ｎ＋１）倍とすることができるので、前記と回句
くの理由にニジＩＣ化したときのチップ面を従来よシも
大幅に小さくできる。したがって、ＩＣとしての価格も
安価になる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。たとえば、第３図の実施例回
路では、時定数回路１２を抵抗Ｒと容量Ｃとで構成する
場合について説明したが、これは容量Ｃとしてｎｐｎ　
）ランジスタ１４のペース・コレクタ間に存在している
寄生容量を用いることも可能である。

さらに第３図および第４図の実施例回路では出力端子１
ノをｎｐｎ　）ランジスク１４のペースに設ける場合に
ついて説明したが、これはｌ１ｐｎトランジスタ１４の
エミッタに設けるようにしてもよい。

〔発明の効果〕

以」二説明したようにこの発明によれば、時定数回路を
構成する容量も含めてＩｃ化する場合にチップ面積を従
来よりも小さくでき、もって価格が安価なフィルタ回路
が提供できる。

【図面の簡単な説明】

第１図は従来のフィルタ回路のＷｃ１ｌ＠的な回路図、
第２図は第１図のフィルタ回路を用いた検波回路の回路
図、第３図はこの発明の一実施例の構成を示す回路図、
第４図はこの発明の他の実施例の構成を示す回路図であ
る。Ｒ・・・抵抗、Ｃ・・・容量、１２・・・簡定数回路、
１３・・・電流源回路、１４・・・ｎｐｎ　）ランジス
タ（第１のトランジスタ）、１５・・・ｎｐｎ　）ラン
ジスタ（第２のトランジスタ）、２１〜２６゜４７．４
８・・・ｎｐｎ　）ランジスク１．９０　、５０・・・
電流源、４１．４２．４４．４５・・・Ｐｎｐ）ランジ
スク。

Claims

【特許請求の範囲】

（１）　エミッタに信号入力手段としての電流源回路が
結合される第１のトランジスタと、この第１のトランジ
スタのペースにそのコレクタおよびペースが結合されか
つ第１のトランジスタのエミッタにそのエミッタが結合
される第２のトランジスタと、上記第１のトランジスタ
のペースと所定バイアス電圧との間に挿入される時定数
回路とを具備し、上記第１のトランジスタのペースもし
くはエミッタから出力電圧を得るようにしたことを特徴
とするフィルタ回路。
（２）前記第１のトランジスタのエミッタ面積カ前記第
２のトランジスタのそれよシも十分に大きく設定されて
いる特許請求の範囲第１項に記載のフィルタ回路。
（３）前記時定数回路が抵抗と容量とを並列接続して構
成される特許請求の範囲第１項に君己載のフィルタ回路
。
（４）前記容量が前記第１のトランジスタのペース・コ
レクタ間に存在している寄生容量である特許請求の範囲
第３項に記載のフィルタ回路。