JPS60243750A - コンピユ−タにおける異常監視回路 - Google Patents
コンピユ−タにおける異常監視回路Info
- Publication number
- JPS60243750A JPS60243750A JP59099519A JP9951984A JPS60243750A JP S60243750 A JPS60243750 A JP S60243750A JP 59099519 A JP59099519 A JP 59099519A JP 9951984 A JP9951984 A JP 9951984A JP S60243750 A JPS60243750 A JP S60243750A
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- JP
- Japan
- Prior art keywords
- interruption
- interrupt
- abnormality
- time
- timer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータシステムにおけるソフトウェ
アの障害（バグ）などを検出するだめの異常監視回路に
関する。
アの障害（バグ）などを検出するだめの異常監視回路に
関する。
コンピュータシステムの開発段階では、プログラム作成
上の単純之スやプログラム設計ミスなどによるソフトウ
ェアの様々々障害が発生する。その障害をできるだけ早
く発見し、適切に対処することが高い信頼性を実現する
上で重要である。
上の単純之スやプログラム設計ミスなどによるソフトウ
ェアの様々々障害が発生する。その障害をできるだけ早
く発見し、適切に対処することが高い信頼性を実現する
上で重要である。
プログラム・バグなどによるシステムの異常を監視する
ため、ＷＤＴ（ウォッチ・ドグＯタイマ）が広く採用さ
れている。これは所定のタイマ回路をプログラム中に適
宜挿入した命令ではｔ！定期的にリセットするもので、
上記タイマ［９１路が一定時間以上リセットされずにタ
イムアツプすると、それが異常検出状態である。つまり
、側らかの異常があると「タイマ回路を定期的にリセッ
トするＪという正しい動作が行なわれなくなり、タイマ
回路がタイムアツプする。
ため、ＷＤＴ（ウォッチ・ドグＯタイマ）が広く採用さ
れている。これは所定のタイマ回路をプログラム中に適
宜挿入した命令ではｔ！定期的にリセットするもので、
上記タイマ［９１路が一定時間以上リセットされずにタ
イムアツプすると、それが異常検出状態である。つまり
、側らかの異常があると「タイマ回路を定期的にリセッ
トするＪという正しい動作が行なわれなくなり、タイマ
回路がタイムアツプする。
このＷＤＴはシステム全体を包括的に取シ扱っているの
で、システムの暴走のような大きな異常を監視すること
はできるが、ＷＤＴのタイムアツプに到らないような細
かな異常動作を監視することはできない。またＶＤＴで
異常を検出できても、その異常原因を解析するのにＷＤ
Ｔは有効でない。
で、システムの暴走のような大きな異常を監視すること
はできるが、ＷＤＴのタイムアツプに到らないような細
かな異常動作を監視することはできない。またＶＤＴで
異常を検出できても、その異常原因を解析するのにＷＤ
Ｔは有効でない。
通常のコンピュータシステムは割シ込み機構をもってい
て、プログラム実行動作を割シ込みを単位に分解できる
。そこでこの発明の目的は、システムの動作を各割シ込
み毎に監視し、細かな異常動作をも検出できるとともに
、異常原因の解析にも役立つ異常監視回路を提供するこ
とにある。
て、プログラム実行動作を割シ込みを単位に分解できる
。そこでこの発明の目的は、システムの動作を各割シ込
み毎に監視し、細かな異常動作をも検出できるとともに
、異常原因の解析にも役立つ異常監視回路を提供するこ
とにある。
上記の目的を達成するために、この発明は、ある割シ込
み源からの割シ込み発生時点から割り込み解除時点まで
の時間を測定するタイマ回路を設け、このタイマ回路に
よる測定時間が予め設定された基準時間を越えたときに
異常信号を出力するように構成した。
み源からの割シ込み発生時点から割り込み解除時点まで
の時間を測定するタイマ回路を設け、このタイマ回路に
よる測定時間が予め設定された基準時間を越えたときに
異常信号を出力するように構成した。
図はこの発明の一実施例の回路構成を示している。ＣＰ
Ｕ（中央処理装置）１０はコンピュータシステムの中枢
であり、例えば入出力装置などの割り込み源１２からＣ
ＰＵｌ０に対して割り込み信号ＩＮＴが与えられる。こ
の発明による異常監視回路はタイマ回路１４を中心に構
成され、割シ込み源１２からＣＰＵ１０へ与えられる割
り込み信号ＩＮＴを受けて動作する。
Ｕ（中央処理装置）１０はコンピュータシステムの中枢
であり、例えば入出力装置などの割り込み源１２からＣ
ＰＵｌ０に対して割り込み信号ＩＮＴが与えられる。こ
の発明による異常監視回路はタイマ回路１４を中心に構
成され、割シ込み源１２からＣＰＵ１０へ与えられる割
り込み信号ＩＮＴを受けて動作する。
割り込み源１２から割シ込みを要求するとき、割シ込み
信号ＩＮＴはＨレベルになシ、その割シ込み処理が行な
われている間（割り込み発生時点から解除時点まで）、
信号ＩＮＴはＨレベルに保たれる。
信号ＩＮＴはＨレベルになシ、その割シ込み処理が行な
われている間（割り込み発生時点から解除時点まで）、
信号ＩＮＴはＨレベルに保たれる。
信号ＩＮＴがＨレベルであると、ＡＮＤゲート１６が開
かれ、基準クロックＣＫがタイマ回路１４に入力される
。タイマ回路１４はこの基準クロックＣＫをカウントす
ることで時間を測定する。そして測定時間が予め設定さ
れた基準時間を越えると、タイマ回路１４がタイムアツ
プして出力信号ＯＵＴが生じ、その信号はＣＰＵｌ０の
トラップ信号ＴＲＡＰとなる。
かれ、基準クロックＣＫがタイマ回路１４に入力される
。タイマ回路１４はこの基準クロックＣＫをカウントす
ることで時間を測定する。そして測定時間が予め設定さ
れた基準時間を越えると、タイマ回路１４がタイムアツ
プして出力信号ＯＵＴが生じ、その信号はＣＰＵｌ０の
トラップ信号ＴＲＡＰとなる。
割り込み信号ＩＮＴがＬレベルになると（割り込み解除
状態）、インバータ１８とＯＲゲート２０を介してタイ
マ回路１４にリセット信号が印加され、タイマ回路１４
の計数値がリセットされる。このタイマロ路１４のリセ
ットは、システムリセット信号ＳＲによ、ＤＯＲゲート
２０を介しても行なわれる。
状態）、インバータ１８とＯＲゲート２０を介してタイ
マ回路１４にリセット信号が印加され、タイマ回路１４
の計数値がリセットされる。このタイマロ路１４のリセ
ットは、システムリセット信号ＳＲによ、ＤＯＲゲート
２０を介しても行なわれる。
以上の回路において、割り込み源１２から割り込みが発
生して信号ＩＮＴがＨレベルになると、ＣＰＵ１０によ
る割υ込み処理が開始されると同時に、タイマ回路１４
の計時動作が開始される。そして上述の基準時間以内で
割シ込みが解除されて信号ＩＮＴがＬレベルになれば、
タイマ回路１４がリセットされ、これの出力信号ＯＵＴ
は発生せず、初期状態にもどる。
生して信号ＩＮＴがＨレベルになると、ＣＰＵ１０によ
る割υ込み処理が開始されると同時に、タイマ回路１４
の計時動作が開始される。そして上述の基準時間以内で
割シ込みが解除されて信号ＩＮＴがＬレベルになれば、
タイマ回路１４がリセットされ、これの出力信号ＯＵＴ
は発生せず、初期状態にもどる。
しかし前述したような異常、例えば割り込み処理中にＣ
ＰＵｌ０が暴走するといった異常が発生すると、割シ込
み源１２からの割シ込み信号ＩＮＴがＨレベルになった
ｔま上記基準時間を経過する。このときタイマ回路１４
から出力信号ＯＵＴが生じ、これでＣＰＵｌ０にトラッ
プがかかる。これに応答してＣＰＵ１０は所定のトラッ
ピングを実行する。つまり異常診断プログラムや異常回
復ルーチンなどに移行する。
ＰＵｌ０が暴走するといった異常が発生すると、割シ込
み源１２からの割シ込み信号ＩＮＴがＨレベルになった
ｔま上記基準時間を経過する。このときタイマ回路１４
から出力信号ＯＵＴが生じ、これでＣＰＵｌ０にトラッ
プがかかる。これに応答してＣＰＵ１０は所定のトラッ
ピングを実行する。つまり異常診断プログラムや異常回
復ルーチンなどに移行する。
上記のように構成した本発明の異常監視回路によれば、
プログラム作成上の単純ミスなどで割シ込み解除の操作
が行なわれず、無意味な割シ込み状態が続くという異常
や、ある割り込み処理中にＣＰＵが暴走するという異常
や、プログラムの設計ミスなどが原因で、ある割シ込み
でＣＰＵが多量の演算処理を長時間にわたって行なうこ
ととなシ、その結果ＣＰＵの負荷がオーバーするといっ
た異常を監視・検出することができる。このように割り
込みを単位として異常監視を行なうので、プログラム実
行動作全体を包括的に監視する従来のＶＤＴに比較 、
より微細なレベルでの異常を検出することができ、した
がってその検出結果は異常原因の解析に直結することと
なる。
プログラム作成上の単純ミスなどで割シ込み解除の操作
が行なわれず、無意味な割シ込み状態が続くという異常
や、ある割り込み処理中にＣＰＵが暴走するという異常
や、プログラムの設計ミスなどが原因で、ある割シ込み
でＣＰＵが多量の演算処理を長時間にわたって行なうこ
ととなシ、その結果ＣＰＵの負荷がオーバーするといっ
た異常を監視・検出することができる。このように割り
込みを単位として異常監視を行なうので、プログラム実
行動作全体を包括的に監視する従来のＶＤＴに比較 、
より微細なレベルでの異常を検出することができ、した
がってその検出結果は異常原因の解析に直結することと
なる。
図はとの発明の一実施例による異常監視回路の構成図で
ある。 １０・・・ＣＰＵ、１２・・・割シ込み源、１４・・・
タイマ回路、ＣＫ・・・基準クロック、ＳＲ・・・シス
テムリセット信号、−ＩＮＴ・・・割り込み信号、ＴＲ
ＡＰ・・・トラップ信号。
ある。 １０・・・ＣＰＵ、１２・・・割シ込み源、１４・・・
タイマ回路、ＣＫ・・・基準クロック、ＳＲ・・・シス
テムリセット信号、−ＩＮＴ・・・割り込み信号、ＴＲ
ＡＰ・・・トラップ信号。
Claims (1)
- （１） ある割シ込み源からのＣＰＵに対する割り込み
信号を受けて動作し、割り込み発生時点から割り込み解
除時点までの時間を割シ込み発生毎に測定するタイマ回
路を設け、このタイマ回路による測定時間が予め設定さ
れた基準時間を越えたときに異常信号を出力するように
構成したコンピュータにおける異常監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59099519A JPS60243750A (ja) | 1984-05-17 | 1984-05-17 | コンピユ−タにおける異常監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59099519A JPS60243750A (ja) | 1984-05-17 | 1984-05-17 | コンピユ−タにおける異常監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60243750A true JPS60243750A (ja) | 1985-12-03 |
Family
ID=14249491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59099519A Pending JPS60243750A (ja) | 1984-05-17 | 1984-05-17 | コンピユ−タにおける異常監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60243750A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008146223A (ja) * | 2006-12-07 | 2008-06-26 | Mitsubishi Electric Corp | 暴走検出回路および暴走検出方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5371545A (en) * | 1976-12-08 | 1978-06-26 | Hitachi Ltd | Multiprocessor |
| JPS54162940A (en) * | 1978-06-14 | 1979-12-25 | Mitsubishi Electric Corp | Computer supervisory device |
| JPS57199057A (en) * | 1981-06-03 | 1982-12-06 | Hitachi Ltd | Error detecting device |
| JPS59135557A (ja) * | 1983-01-24 | 1984-08-03 | Nec Corp | 情報処理装置 |
-
1984
- 1984-05-17 JP JP59099519A patent/JPS60243750A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5371545A (en) * | 1976-12-08 | 1978-06-26 | Hitachi Ltd | Multiprocessor |
| JPS54162940A (en) * | 1978-06-14 | 1979-12-25 | Mitsubishi Electric Corp | Computer supervisory device |
| JPS57199057A (en) * | 1981-06-03 | 1982-12-06 | Hitachi Ltd | Error detecting device |
| JPS59135557A (ja) * | 1983-01-24 | 1984-08-03 | Nec Corp | 情報処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008146223A (ja) * | 2006-12-07 | 2008-06-26 | Mitsubishi Electric Corp | 暴走検出回路および暴走検出方法 |
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