JPS6024075A - 薄膜ダイオ−ドの製造方法 - Google Patents
薄膜ダイオ−ドの製造方法Info
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- JPS6024075A JPS6024075A JP58131289A JP13128983A JPS6024075A JP S6024075 A JPS6024075 A JP S6024075A JP 58131289 A JP58131289 A JP 58131289A JP 13128983 A JP13128983 A JP 13128983A JP S6024075 A JPS6024075 A JP S6024075A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
薄膜ダイオードの製造方法に関し、薄膜ダイオード特性
の再現性や安定化を目的とするものである。
の再現性や安定化を目的とするものである。
液晶表示装置は多方面で広く用いられ一近年は高密度表
示を自的として薄膜アクティブ素子を用いたアクティブ
・マトリクス方式が有望視されており一薄膜アクティブ
素子としては薄膜トランジスタ、薄膜ダイオード、ＭＩ
Ｍダイオード等が考えられている。特に非晶質シリコン
（以後ａ−Ｓｉと記す）薄膜ダイオードを逆列接続し非
線形抵抗として使用する方法（特願昭５７−、１６．７
９４５）は製造の容易さ、表示品質の良好さ等から極め
て有望な手法である。前記特願昭５７−１４５７９４５
の手法でアクティブ・マ） ＩＪクス方式を行う場合に
要求される薄膜ダイオード素子の形成方法と１−では−
主に次の二つが重要である。
示を自的として薄膜アクティブ素子を用いたアクティブ
・マトリクス方式が有望視されており一薄膜アクティブ
素子としては薄膜トランジスタ、薄膜ダイオード、ＭＩ
Ｍダイオード等が考えられている。特に非晶質シリコン
（以後ａ−Ｓｉと記す）薄膜ダイオードを逆列接続し非
線形抵抗として使用する方法（特願昭５７−、１６．７
９４５）は製造の容易さ、表示品質の良好さ等から極め
て有望な手法である。前記特願昭５７−１４５７９４５
の手法でアクティブ・マ） ＩＪクス方式を行う場合に
要求される薄膜ダイオード素子の形成方法と１−では−
主に次の二つが重要である。
アクティブ・マトリクス方式では同一基板上に数十から
数万個、さらに高密度大面積表示を目的とした場合には
数十万個以上に及ぶ薄膜ダイオードを形成する必要があ
り、且つ素子特性のバラツキは極めて少なくなければな
らない。
数万個、さらに高密度大面積表示を目的とした場合には
数十万個以上に及ぶ薄膜ダイオードを形成する必要があ
り、且つ素子特性のバラツキは極めて少なくなければな
らない。
また薄膜ダイオード素子の特性の再現性が十分に安定し
て得られろ事が必要である。
て得られろ事が必要である。
第１図は薄膜ダイオードの一般的な例を示す断面図で一
基板１上に第１電極層２を形成し、さらに前記第１電極
層２上に半導体層６と第２電極層４の順で積層し一電極
配線を目的とした引き出し電極５と第］電極層及び半導
体層との短絡を防止する層間絶縁層６を配置した構造で
ある。第１図で示す薄膜ダイオードの特性を、バラツキ
が少なく再現性良くするためには第１電極層２と半導体
層３との界面及び半導体層６と第２電極層４との界面を
十分に清浄な状態に保たなければならない。
基板１上に第１電極層２を形成し、さらに前記第１電極
層２上に半導体層６と第２電極層４の順で積層し一電極
配線を目的とした引き出し電極５と第］電極層及び半導
体層との短絡を防止する層間絶縁層６を配置した構造で
ある。第１図で示す薄膜ダイオードの特性を、バラツキ
が少なく再現性良くするためには第１電極層２と半導体
層３との界面及び半導体層６と第２電極層４との界面を
十分に清浄な状態に保たなければならない。
１−かし例えば第１電極層２にＣｒ−Ｎｉ−Ｎ１＝Ｃｒ
−Ａｌ薄膜等の金属薄膜を用いた場合、従来方法のよう
に半導体層６を形成する前に第１電極層２を大気に晒す
と一表面上に薄い酸化層や、汚れ、水分等が吸着し、第
１電極層２と半導体層６との界面は汚染されオーミック
性の接合が取れなくなる土薄膜ダイオードの特性は不安
定になり、再現性が不良、各素子間のバラツキも極めて
犬という問題が生じる。また薄膜ダイオードの形成をク
リーンルーム等で行った場合でも、従来は上記した界面
の汚染を完全に防ぐ事は困齢で、且つ環境のクリーン化
に対する設備も高価なものであり、表示装置のコスト高
の要因となる。
−Ａｌ薄膜等の金属薄膜を用いた場合、従来方法のよう
に半導体層６を形成する前に第１電極層２を大気に晒す
と一表面上に薄い酸化層や、汚れ、水分等が吸着し、第
１電極層２と半導体層６との界面は汚染されオーミック
性の接合が取れなくなる土薄膜ダイオードの特性は不安
定になり、再現性が不良、各素子間のバラツキも極めて
犬という問題が生じる。また薄膜ダイオードの形成をク
リーンルーム等で行った場合でも、従来は上記した界面
の汚染を完全に防ぐ事は困齢で、且つ環境のクリーン化
に対する設備も高価なものであり、表示装置のコスト高
の要因となる。
さらに第２図で示す様な薄膜ダイオードを形成する場合
には下記の問題が大きな要因となり一特性のバラツキが
発生したり再現性が得られなくなる。
には下記の問題が大きな要因となり一特性のバラツキが
発生したり再現性が得られなくなる。
第２図は第１図と異なる一般的な薄膜ダイオ゛−ドの断
面図であり、第２図の薄膜ダイオードの基本的な構成は
第１図で示した薄膜ダイず−ドの構成と同様であるが上
部電極７が第２電極層４と引き出し電極５とを兼ねてい
る。上部電極７を形成する前には半導体層乙のパターン
化や層間絶縁層６の形成及びコンタクトホール等を行う
必要があるが、従来の方法ではこの時に半導体層６上の
表面が大気に晒されるだけではなく、半導体層６のエツ
チング工程や眉間絶縁層６の成膜工程及びエツチング工
程中に多大の損傷や汚染を受けてしまい一薄膜ダイオー
ドの特性劣化を引き起す大きな要因となる。
面図であり、第２図の薄膜ダイオードの基本的な構成は
第１図で示した薄膜ダイず−ドの構成と同様であるが上
部電極７が第２電極層４と引き出し電極５とを兼ねてい
る。上部電極７を形成する前には半導体層乙のパターン
化や層間絶縁層６の形成及びコンタクトホール等を行う
必要があるが、従来の方法ではこの時に半導体層６上の
表面が大気に晒されるだけではなく、半導体層６のエツ
チング工程や眉間絶縁層６の成膜工程及びエツチング工
程中に多大の損傷や汚染を受けてしまい一薄膜ダイオー
ドの特性劣化を引き起す大きな要因となる。
以上−述べた様に半導体層乙に接する電極層と半導体層
６との界面を十分に清浄な状態に保つ事は薄膜ダイオー
ドの特性のバラツキや再現性の安定化には椿めて重要で
ある。
６との界面を十分に清浄な状態に保つ事は薄膜ダイオー
ドの特性のバラツキや再現性の安定化には椿めて重要で
ある。
本発明は上記の問題を解決し、基板上に第１電極層、半
導体層及び第２電極層を大気に晒すことなく連続して積
層し、前記界面の状態を十分に清浄に保つことによって
、素子特性のバラツキが少なく再現性の良い薄膜ダイオ
ードが常に安定して得られる薄膜ダイオードの製造方法
を提案するものである。
導体層及び第２電極層を大気に晒すことなく連続して積
層し、前記界面の状態を十分に清浄に保つことによって
、素子特性のバラツキが少なく再現性の良い薄膜ダイオ
ードが常に安定して得られる薄膜ダイオードの製造方法
を提案するものである。
さらに本発明を行うことによって、半導体層が第１電極
層及び第２電極層に保護された状態になるため、第２電
極層形成後は種々の工程を通しても薄膜ダイオードの特
性は極めて安定しており、薄膜ダイオードの形成工程の
自由度は非常に大きくなる。
層及び第２電極層に保護された状態になるため、第２電
極層形成後は種々の工程を通しても薄膜ダイオードの特
性は極めて安定しており、薄膜ダイオードの形成工程の
自由度は非常に大きくなる。
以下、実施例に基づき説明する。
第３図は本発明に基づき実際のアクティブ・マトリクス
表示用の駆動素子として考慮し形成した薄膜ダイオード
の断面図である。以下にその形成工程を述べる。ガラス
や溶融石英を用いた基板１上に表示装置の表示電極を兼
ねた透明電極層８を形成する。透明電極材料としては５
〜１０％のＳｎＯ２が含まり、りＩ ロ２０ａｌ１％を
１ｏｏｏ〜２ｏｏｏＡ形成した。
表示用の駆動素子として考慮し形成した薄膜ダイオード
の断面図である。以下にその形成工程を述べる。ガラス
や溶融石英を用いた基板１上に表示装置の表示電極を兼
ねた透明電極層８を形成する。透明電極材料としては５
〜１０％のＳｎＯ２が含まり、りＩ ロ２０ａｌ１％を
１ｏｏｏ〜２ｏｏｏＡ形成した。
さらに第１電極層２と半導体層３と第２電極層４を大気
に晒す事なく連続して形成するが、下記に述べる手順で
行った。まず第１電極層２は真空蒸着法でＣ，−Ｃ，−
Ｎｉ及びＮｉ膜も５ｏｏ〜３０００Å範囲の膜厚で形成
する。次に本実施例では半導体層６はプラズマＣＶＤ法
によるａ−８ｉ膜を用いＰ型層（１３ドープ）−１型層
及びＮ型層（Ｐドープ）の順で形成し一前記したａ−８
＋ Ｐ及びＮ型層の厚さは５００〜１５００人、ａ−８
！＋型層の厚さは１０００〜５０００人で一形成中の温
度は２００〜３００℃とした。
に晒す事なく連続して形成するが、下記に述べる手順で
行った。まず第１電極層２は真空蒸着法でＣ，−Ｃ，−
Ｎｉ及びＮｉ膜も５ｏｏ〜３０００Å範囲の膜厚で形成
する。次に本実施例では半導体層６はプラズマＣＶＤ法
によるａ−８ｉ膜を用いＰ型層（１３ドープ）−１型層
及びＮ型層（Ｐドープ）の順で形成し一前記したａ−８
＋ Ｐ及びＮ型層の厚さは５００〜１５００人、ａ−８
！＋型層の厚さは１０００〜５０００人で一形成中の温
度は２００〜３００℃とした。
さらに−第２ηｉ極層４として上記半導体層６上に真空
蒸着法でＡｌ−Ｃｒ膜を１０００〜５０００Ａ程度の膜
厚で形成した。以上の第１電極層２．半導体層６及び第
２電極層４を形成する際に装置の真空室及び反応室が連
結されている装置を用い、上記形成過程中では一度も大
気に晒す事なく行った。
蒸着法でＡｌ−Ｃｒ膜を１０００〜５０００Ａ程度の膜
厚で形成した。以上の第１電極層２．半導体層６及び第
２電極層４を形成する際に装置の真空室及び反応室が連
結されている装置を用い、上記形成過程中では一度も大
気に晒す事なく行った。
上記の手順で形成した第１電極層２、半導体層６及び第
２電極層４を同一パターンを用い同時にパターン化を行
う。前記のパターン化する手段としては−Ｉ（Ｉ ’Ｂ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や
Ｉ Ｆ３１！＋ （，１，ｏ’ｎ １３ｅａｍ Ｅｔｃ
ｈｉｎｇ）法に代表されるドライ・エツチング方式や反
応溶液を用いたウェット・エツチング方式いずれを用い
てもよい。本発明では半導体層６と第１電極層２及び第
２電極層４との上下界面が保護された状態のため一前記
パターン化工程での薄膜ダイオードの特性劣化は極めて
少なかった。
２電極層４を同一パターンを用い同時にパターン化を行
う。前記のパターン化する手段としては−Ｉ（Ｉ ’Ｂ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や
Ｉ Ｆ３１！＋ （，１，ｏ’ｎ １３ｅａｍ Ｅｔｃ
ｈｉｎｇ）法に代表されるドライ・エツチング方式や反
応溶液を用いたウェット・エツチング方式いずれを用い
てもよい。本発明では半導体層６と第１電極層２及び第
２電極層４との上下界面が保護された状態のため一前記
パターン化工程での薄膜ダイオードの特性劣化は極めて
少なかった。
次に層間絶縁層６は、プラズマＣＶＤ法によるＳ＋０□
膜を１０００〜４０００人範囲で形成し。
膜を１０００〜４０００人範囲で形成し。
コンタクトホールを開は引き出し電極５を形成、さらに
パターン化し薄膜ダイオードの形成工程を終了する。前
記引き出し電極５はスパッタリング法を用いたＡ７膜を
３０００〜５ｏｏｏＡ範囲で形成した。
パターン化し薄膜ダイオードの形成工程を終了する。前
記引き出し電極５はスパッタリング法を用いたＡ７膜を
３０００〜５ｏｏｏＡ範囲で形成した。
上記の本発明により形成した薄膜ダイオードの特性のバ
ラツキは極めて少なく一再現性も良好で十記第２電極形
成後の工程に対しても特性の劣化が極めて少ない結果が
得られた。さらに前記第１電極層２、半導体層６及び第
２電極層４をＳ Ｉ Ｍ Ｓ （５ａｃｏｎｄｎｒｙ
Ｉｏｎ Ｍａｓｓ ５ｐｅｃｔｒｏｓｃｏｐｙ）法によ
って分析した結果、第１電極Ｎ２と半導体層６との界面
及び半導体層３と第２電極盾４との界面は非常に清浄な
状態であり、酸化層等もほとんど無し・事が判明した。
ラツキは極めて少なく一再現性も良好で十記第２電極形
成後の工程に対しても特性の劣化が極めて少ない結果が
得られた。さらに前記第１電極層２、半導体層６及び第
２電極層４をＳ Ｉ Ｍ Ｓ （５ａｃｏｎｄｎｒｙ
Ｉｏｎ Ｍａｓｓ ５ｐｅｃｔｒｏｓｃｏｐｙ）法によ
って分析した結果、第１電極Ｎ２と半導体層６との界面
及び半導体層３と第２電極盾４との界面は非常に清浄な
状態であり、酸化層等もほとんど無し・事が判明した。
また、半導体層６がａ−３ｉ膜を用℃・たＰＮ構造の薄
膜ダイオードについても上記とほぼ同条件で本発明を実
施したが、前述したと同様に薄膜ダイオードの特性のバ
ラツキはほとんど無く−且つ角現性も十分で−アクティ
ブ・マトリクス等の駆動に用いる薄膜ダイオードの製造
方法としては極めて勝れた方法であった。
膜ダイオードについても上記とほぼ同条件で本発明を実
施したが、前述したと同様に薄膜ダイオードの特性のバ
ラツキはほとんど無く−且つ角現性も十分で−アクティ
ブ・マトリクス等の駆動に用いる薄膜ダイオードの製造
方法としては極めて勝れた方法であった。
さらに前記実施例においては半導体Ｊ＠３がＩ） Ｉ
Ｎ構ｊ＜１．であるかｆ）ＪＱへ造であるが逆４１ｑ造
であるＮＩＰ又はＮＰ槽構造ついても十分適用出来る。
Ｎ構ｊ＜１．であるかｆ）ＪＱへ造であるが逆４１ｑ造
であるＮＩＰ又はＮＰ槽構造ついても十分適用出来る。
また前記半導体層乙にはプラズマＣＶＤ法で形成したａ
−Ｓ ｉ ％を用いたが、他のスパッタリング法−イオ
ンブレーティング法、光ＣＶＤ法等で形成したａ −Ｓ
ｉ ＢＩＡを用いた場合でも本発明は有効である。ま
た、透明電極層８が第１電極層を兼ねた構造の薄膜ダイ
オードについても上記と同様の 。
−Ｓ ｉ ％を用いたが、他のスパッタリング法−イオ
ンブレーティング法、光ＣＶＤ法等で形成したａ −Ｓ
ｉ ＢＩＡを用いた場合でも本発明は有効である。ま
た、透明電極層８が第１電極層を兼ねた構造の薄膜ダイ
オードについても上記と同様の 。
効果が得られる。
以上、明らかな如く、本発明では薄膜ダイオードを形成
する際に、第１電極層、半導体層及び第２電極層を大気
に晒す事なく連続して形成する事によって薄膜ダイオー
ド特性のバラツキが極めて少なく再現性が十分に得られ
る事が可能となった。
する際に、第１電極層、半導体層及び第２電極層を大気
に晒す事なく連続して形成する事によって薄膜ダイオー
ド特性のバラツキが極めて少なく再現性が十分に得られ
る事が可能となった。
さらに−半導体層が第１電極層と第２＠、接層とによっ
て保護された状態になるため一第２電極層形成以後に種
々の工程を通しても薄膜ダイオードの特性変化は極めて
少ないものとなり一工程」二の自由度は犬１１］に増大
し一実用上極めて有利である。
て保護された状態になるため一第２電極層形成以後に種
々の工程を通しても薄膜ダイオードの特性変化は極めて
少ないものとなり一工程」二の自由度は犬１１］に増大
し一実用上極めて有利である。
したがって高密度−高画質を目的としたアクティブ・マ
トリクス等の駆動用７（７膜ダイオードの製造方法とし
て本発明は非常に重要である。なお本実施例ではドーピ
ング材料としてＢ及びＰを用いているが−ａ−８ｉ膜の
価電子制御の可能なＩＩＩ ｌ）族、ｖｂ族及びＮ−０
等の原子をドーピング拐料とし・て用いた場合において
も本発明の方法が有効なことは明らかである。
トリクス等の駆動用７（７膜ダイオードの製造方法とし
て本発明は非常に重要である。なお本実施例ではドーピ
ング材料としてＢ及びＰを用いているが−ａ−８ｉ膜の
価電子制御の可能なＩＩＩ ｌ）族、ｖｂ族及びＮ−０
等の原子をドーピング拐料とし・て用いた場合において
も本発明の方法が有効なことは明らかである。
第１図は薄膜ダイオードの一般的な構造を示す断面図、
第２図は第１図と異なる一般的な薄膜ダイオードの構造
を示す断面図であり一第３図は本発明の詳細な説明する
ための薄膜ダイオードの断面図である。 １・ ・基板−２・・・・第１電極層、３・・・・・半
導体層、４・・・・・・第２電極層。
第２図は第１図と異なる一般的な薄膜ダイオードの構造
を示す断面図であり一第３図は本発明の詳細な説明する
ための薄膜ダイオードの断面図である。 １・ ・基板−２・・・・第１電極層、３・・・・・半
導体層、４・・・・・・第２電極層。
Claims (5)
- （１）基板上に形成された第１電極層と、該第１電極層
士に形成された半導体層と、該半導体層上に設置された
第２電極層とから成る薄膜ダイオードの製造方法Ｖ（お
いて−前記第１電極層、半導体層及び第２電極層を大気
に晒すことなく連続して形成した後、更に前記第１電極
層、半導体層及び第２電極層をパターン化した事を特徴
とする薄膜ダイオードの製造方法。 - （２） 第１電極層、半導体層−及び第２電極層のパタ
ーン化は同一工程で形成する事を特徴とする特許請求の
範囲第１項記載の薄膜ダイオードの製造方法。 - （３）半導体層がＰ型半導体層とＮ型半導体層から成る
事を特徴とする特許請求の範囲第１項記載の薄膜ダイオ
ードの製造方法。 - （４）Ｐ型半導体層とＮ型半導体層との間に不純物濃度
の低いＩ型半導体層が形成されている事を特徴とする特
許請求の範囲第１項記載の薄膜ダイオードの製造方法。 - （５） 半導体層が非晶質シリコンであることを特徴と
する特許請求の範囲第１項記載の薄膜ダイオードの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131289A JPS6024075A (ja) | 1983-07-20 | 1983-07-20 | 薄膜ダイオ−ドの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131289A JPS6024075A (ja) | 1983-07-20 | 1983-07-20 | 薄膜ダイオ−ドの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024075A true JPS6024075A (ja) | 1985-02-06 |
Family
ID=15054473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131289A Pending JPS6024075A (ja) | 1983-07-20 | 1983-07-20 | 薄膜ダイオ−ドの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024075A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161198A (ja) * | 1984-09-01 | 1986-03-28 | 株式会社半導体エネルギー研究所 | 固体表示装置作製方法 |
| JPS6161197A (ja) * | 1984-09-01 | 1986-03-28 | 株式会社半導体エネルギー研究所 | 固体表示装置 |
-
1983
- 1983-07-20 JP JP58131289A patent/JPS6024075A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161198A (ja) * | 1984-09-01 | 1986-03-28 | 株式会社半導体エネルギー研究所 | 固体表示装置作製方法 |
| JPS6161197A (ja) * | 1984-09-01 | 1986-03-28 | 株式会社半導体エネルギー研究所 | 固体表示装置 |
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