JPS60227292A - 高速フレームバッファメモリ装置 - Google Patents
高速フレームバッファメモリ装置Info
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- JPS60227292A JPS60227292A JP59084391A JP8439184A JPS60227292A JP S60227292 A JPS60227292 A JP S60227292A JP 59084391 A JP59084391 A JP 59084391A JP 8439184 A JP8439184 A JP 8439184A JP S60227292 A JPS60227292 A JP S60227292A
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- buffer memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、図形表示装置におけるフレームバッファメ
モリに対し、高速に書き込みを行う方式％式％ 従来この種の図形表示装置としては、第１図に示すもの
があった。第１図は従来の図形表示装置を示すブロック
構成図である。図に示す様に、１は図示されない計算機
とのインタフェース信号、２はインタフェース回路でア
シ、このインタフェース回路２を通じて計算機より送ら
れた表示データ、表示コマンドは、制御装置３によシ内
部フォーマットに変換されて記憶回路４に記憶される。
モリに対し、高速に書き込みを行う方式％式％ 従来この種の図形表示装置としては、第１図に示すもの
があった。第１図は従来の図形表示装置を示すブロック
構成図である。図に示す様に、１は図示されない計算機
とのインタフェース信号、２はインタフェース回路でア
シ、このインタフェース回路２を通じて計算機より送ら
れた表示データ、表示コマンドは、制御装置３によシ内
部フォーマットに変換されて記憶回路４に記憶される。
記憶回路４に記憶されたデータは、制御装置３の指示に
基づき、座標変換回路５．クリップ回路６を介して、直
線発生器７に与えられる。直線発生器７は、始点データ
（Ｘｓ 、 Ｙｓ ）及び終点データ（Ｘｍ 。
基づき、座標変換回路５．クリップ回路６を介して、直
線発生器７に与えられる。直線発生器７は、始点データ
（Ｘｓ 、 Ｙｓ ）及び終点データ（Ｘｍ 。
Ｘｙ）に基づき、始点よシ終点に向い順次に座標データ
を発生してフレームバッファメモリ８に与える。フレー
ムバッファメモリ８は、直線発生器７が発生する座標デ
ータに基づき、あらかじめ設定された色データあるいは
輝度データを、その座標位置に対応するメモリ素子に書
き込む。フレームバッファメモリ８に書き込まれたデー
タは、ＣＲＴインタフェース回路９が発生する表示アド
レスにしたがって読み出され、順次ＫＣＲＴ１０に送ら
れて表示される。また、入力機器１１によシ必要に応じ
て制御装置３にデータが与えられる。
を発生してフレームバッファメモリ８に与える。フレー
ムバッファメモリ８は、直線発生器７が発生する座標デ
ータに基づき、あらかじめ設定された色データあるいは
輝度データを、その座標位置に対応するメモリ素子に書
き込む。フレームバッファメモリ８に書き込まれたデー
タは、ＣＲＴインタフェース回路９が発生する表示アド
レスにしたがって読み出され、順次ＫＣＲＴ１０に送ら
れて表示される。また、入力機器１１によシ必要に応じ
て制御装置３にデータが与えられる。
第２図は、第１図の図形表示装置によシ表示される表示
画面の一例を示す図である。図に示す様に、ＣＲＴＩＯ
の表示画面には始点２０よシ終点２１の線分が表示され
ている。初期の図形表示装置では、始点２０よシ終点２
１までの各ビクセルを１点ごとに７レームバツフアメモ
リ８に書き込んでいた。しかし、その場合には、フレー
ムバッフアメ、モリ８のメモリアクセス速度により直線
発生器７の速度が制約されるため、直線発生器７による
直線発生の高速化の妨げとなっていた。最近多く見られ
る高速の直線発生器７を備えた図形表示装置では、フレ
ームバッファメモリ８の前段ｎピクセル×ｍピクセル（
ｎ、ｍは２よシ大きな自然数）の高速バッファメモリ（
第５図の３０）を備え、直線発生器７の出力をいったん
高速バッファメモリに記憶し、ｎＸｍビクセルを同時に
７レームバツフアメモリ８に書き込むことによシ、直線
発生器７による直線発生の高速化を計っている。
画面の一例を示す図である。図に示す様に、ＣＲＴＩＯ
の表示画面には始点２０よシ終点２１の線分が表示され
ている。初期の図形表示装置では、始点２０よシ終点２
１までの各ビクセルを１点ごとに７レームバツフアメモ
リ８に書き込んでいた。しかし、その場合には、フレー
ムバッフアメ、モリ８のメモリアクセス速度により直線
発生器７の速度が制約されるため、直線発生器７による
直線発生の高速化の妨げとなっていた。最近多く見られ
る高速の直線発生器７を備えた図形表示装置では、フレ
ームバッファメモリ８の前段ｎピクセル×ｍピクセル（
ｎ、ｍは２よシ大きな自然数）の高速バッファメモリ（
第５図の３０）を備え、直線発生器７の出力をいったん
高速バッファメモリに記憶し、ｎＸｍビクセルを同時に
７レームバツフアメモリ８に書き込むことによシ、直線
発生器７による直線発生の高速化を計っている。
第３図は、第１図の図形表示装置において、高速な書き
込みを行うフレームバッファメモリの概念を示す図、第
４図は、第３図のフレームバッファメモリの一部を拡大
して示す図である。第３図に示されるフレームバッファ
メモリ８には、第２図に示す表示画面に表示される始点
２０よシ終点２１までの線分が書き込まれる。第４図に
示される２２．２３．２４．２５は、上記した高速バッ
ファメモリから７レームバツフアメモリ８に一度に書き
込まれる単位（ｎＸｍビクセルアレイ：この例ではｎ＝
ｍ＝４）を示している。
込みを行うフレームバッファメモリの概念を示す図、第
４図は、第３図のフレームバッファメモリの一部を拡大
して示す図である。第３図に示されるフレームバッファ
メモリ８には、第２図に示す表示画面に表示される始点
２０よシ終点２１までの線分が書き込まれる。第４図に
示される２２．２３．２４．２５は、上記した高速バッ
ファメモリから７レームバツフアメモリ８に一度に書き
込まれる単位（ｎＸｍビクセルアレイ：この例ではｎ＝
ｍ＝４）を示している。
第５図は、第１図の図形表示装置におけるフレームバッ
ファメモリを示す構成図である。図に示す様に、高速パ
ンツアメモリ３０は４×４ピクセル構成をなし、この高
速バッファメモ１Ｊ３０には、直線発生器７から高速バ
ッファアドレス線３１によシ指示された位置に、タイミ
ング信号３２の指示によシ「１」がセットされる。制御
回路３３は、直線発生器７が発生するメモリ書き込み要
求信号３４を受けると、ＣＲＴインタフェース回路９が
発生するメモリ書き込み可能信号３５により、メモリ書
き込みが可能なタイミングにアドレス選択信号３６を出
力し、メモリアドレスを表示アドレス３７よシ書き込み
アドレス３８に切シ換えてメモリ書き込み信号３９を出
力し、高速バッファメモリ３０に「１」がセットされて
いるメモリに対しデータを書き込む。書き込みデータ４
０はあらかじめ直線発生器７あるいは制御装置３によシ
設定されている。制御回路３３は、メモリ書き込みが完
了すると、高速バッファのクリア信号４１で高速バッフ
ァメモリ３０を消去すると共Ｋ、直線発生器７に対し書
き込み完了信号４２を出力し、アドレス選択信号３６を
ＯＦＦする。表示アドレス３７は、通常はＣＲＴインタ
フェース回路９が発生したメモリデータ４３をＣＲＴＩ
Ｏに表示するためのアドレスを逐次に更新する。直線発
生器７の動作完了信号４４を受けた場合にもメモリ書き
込みは行われる。
ファメモリを示す構成図である。図に示す様に、高速パ
ンツアメモリ３０は４×４ピクセル構成をなし、この高
速バッファメモ１Ｊ３０には、直線発生器７から高速バ
ッファアドレス線３１によシ指示された位置に、タイミ
ング信号３２の指示によシ「１」がセットされる。制御
回路３３は、直線発生器７が発生するメモリ書き込み要
求信号３４を受けると、ＣＲＴインタフェース回路９が
発生するメモリ書き込み可能信号３５により、メモリ書
き込みが可能なタイミングにアドレス選択信号３６を出
力し、メモリアドレスを表示アドレス３７よシ書き込み
アドレス３８に切シ換えてメモリ書き込み信号３９を出
力し、高速バッファメモリ３０に「１」がセットされて
いるメモリに対しデータを書き込む。書き込みデータ４
０はあらかじめ直線発生器７あるいは制御装置３によシ
設定されている。制御回路３３は、メモリ書き込みが完
了すると、高速バッファのクリア信号４１で高速バッフ
ァメモリ３０を消去すると共Ｋ、直線発生器７に対し書
き込み完了信号４２を出力し、アドレス選択信号３６を
ＯＦＦする。表示アドレス３７は、通常はＣＲＴインタ
フェース回路９が発生したメモリデータ４３をＣＲＴＩ
Ｏに表示するためのアドレスを逐次に更新する。直線発
生器７の動作完了信号４４を受けた場合にもメモリ書き
込みは行われる。
従来の図形表示装置は以上の様に構成されているので、
ｎＸｍピクセル（第５図に示す例では１６ピクセル）の
高速バッファメモリ３ｏを備えていルニもかかわらず、
最大ｎ又はｍピクセル（第５図に示す例では４ピクセル
）しか１回のメモリアクセスで書き込むことができず、
このため、メモリアクセスが有効的に行われていないと
いう欠点があった。
ｎＸｍピクセル（第５図に示す例では１６ピクセル）の
高速バッファメモリ３ｏを備えていルニもかかわらず、
最大ｎ又はｍピクセル（第５図に示す例では４ピクセル
）しか１回のメモリアクセスで書き込むことができず、
このため、メモリアクセスが有効的に行われていないと
いう欠点があった。
この発明は、上記の様な従来のものの欠点を改善する目
的でなされたもので、フレームバッファメモリにおける
各メモリ素子Ｋ、アドレス下位ビットを記憶するアドレ
ス記憶回路と、各メモリ素子に対する書き込み要求を記
憶する書き込み要求記憶回路とを備えることによシ、高
速Ｋ、かつ効率的にメモリ書き込みを行う様にしたフレ
ームバッファメモリ書き込み方式を提供するものである
。
的でなされたもので、フレームバッファメモリにおける
各メモリ素子Ｋ、アドレス下位ビットを記憶するアドレ
ス記憶回路と、各メモリ素子に対する書き込み要求を記
憶する書き込み要求記憶回路とを備えることによシ、高
速Ｋ、かつ効率的にメモリ書き込みを行う様にしたフレ
ームバッファメモリ書き込み方式を提供するものである
。
以下、この発明の実施例を図について説明する。
第６図はこの発明の一実施例であるフレームバッファメ
モリ書き込み方式におけるフレームバッファメモリを示
す構成図で、第５図と同一部分は同一符号を用いて表示
してあシ、その詳細な説明は省略する。図において、５
０は直線発生器７が発生するアドレス上位ビット、５１
は直線発生器７が発生するアドレス下位ビットであ）、
このアドレス上位ビット５０．アドレス下位ビット５１
は、それぞれアドレス記憶回路５２，５３，５４．５５
に記憶される。５６．５７．５８は書き込み要求記憶回
路であシ、この各書き込み要求記憶回路５６゜５７．５
８は各メモリ素子５９，６０．６１に対する書き込み要
求を記憶する。６２は制御回路、６３はアドレス上位取
シ込みタイミング信号、６４゜６５．６６はアドレス下
位取シ込みタイミング信号、６７は表示アドレス上位ビ
ット、６８は表示アドレス下位ビット、６９は直線発生
器７をいったん停止させるフレームバッファＢＵＳＹ信
号である。また、各メモリ素子５９，６０．６１は１ピ
色素子では４ピツ￥）を含んでいる。
モリ書き込み方式におけるフレームバッファメモリを示
す構成図で、第５図と同一部分は同一符号を用いて表示
してあシ、その詳細な説明は省略する。図において、５
０は直線発生器７が発生するアドレス上位ビット、５１
は直線発生器７が発生するアドレス下位ビットであ）、
このアドレス上位ビット５０．アドレス下位ビット５１
は、それぞれアドレス記憶回路５２，５３，５４．５５
に記憶される。５６．５７．５８は書き込み要求記憶回
路であシ、この各書き込み要求記憶回路５６゜５７．５
８は各メモリ素子５９，６０．６１に対する書き込み要
求を記憶する。６２は制御回路、６３はアドレス上位取
シ込みタイミング信号、６４゜６５．６６はアドレス下
位取シ込みタイミング信号、６７は表示アドレス上位ビ
ット、６８は表示アドレス下位ビット、６９は直線発生
器７をいったん停止させるフレームバッファＢＵＳＹ信
号である。また、各メモリ素子５９，６０．６１は１ピ
色素子では４ピツ￥）を含んでいる。
次に、上記第６図に示すこの発明の一実施例である７レ
ームバツフアメモリ書き込み方式の動作について説明す
る。制御回路６２は、直線発生器７からのタイミング信
号３２を受けると、アドレス上位ビット５０と現在のア
ドレス記憶回路５２のアドレス上位ビットとを比較し、
一致している場合には、アドレス下位ビット５１の内で
数ビットで示される各メモリ素子５９，６０．６１に対
応する各書き込み要求記憶回路５６ 、５７ 、５８を
チェックし、まだ書き込み要求が立っていない場合には
、アドレス下位ビット５１の内でメモリ選択に使用する
以外のビットを各アドレス記憶回路５３，５４．５５に
セットする。例えば、各メモリ素子５９，６０．６１が
総数１６ケである場合、アドレス下位ビット５１の内の
４ビツトで、例えばメモリ素子５９を選択し、書き込み
要求記憶回路５６がセットされていなければ、この書き
込み要求記憶回路５６をセットすると共に、各アドレス
記憶回路５３，５４．５５に残りのビットを記憶する。
ームバツフアメモリ書き込み方式の動作について説明す
る。制御回路６２は、直線発生器７からのタイミング信
号３２を受けると、アドレス上位ビット５０と現在のア
ドレス記憶回路５２のアドレス上位ビットとを比較し、
一致している場合には、アドレス下位ビット５１の内で
数ビットで示される各メモリ素子５９，６０．６１に対
応する各書き込み要求記憶回路５６ 、５７ 、５８を
チェックし、まだ書き込み要求が立っていない場合には
、アドレス下位ビット５１の内でメモリ選択に使用する
以外のビットを各アドレス記憶回路５３，５４．５５に
セットする。例えば、各メモリ素子５９，６０．６１が
総数１６ケである場合、アドレス下位ビット５１の内の
４ビツトで、例えばメモリ素子５９を選択し、書き込み
要求記憶回路５６がセットされていなければ、この書き
込み要求記憶回路５６をセットすると共に、各アドレス
記憶回路５３，５４．５５に残りのビットを記憶する。
各メモリ素子５９，６０．６１のメモリ書き込みは、次
の３つの条件のいずれかが発生した時に行われる。
の３つの条件のいずれかが発生した時に行われる。
■ アドレス上位ビット５０と現在のアドレス記憶回路
５２のアドレス上位ビットとが一致しなかった場合。
５２のアドレス上位ビットとが一致しなかった場合。
■ アドレス上位ビット５０の一部によシ選択されたメ
モリ素子に既に書き込み要求がセットされている場合。
モリ素子に既に書き込み要求がセットされている場合。
■ 直線発生器７の動作完了信号４４を受けた場合、
上記３つの内でいずれかの条件が発生した場合に、制御
回路６２は、フレームバッファＢＵＳＹ信号６９により
いったん直線発生器７を停止させ、メモリ書き込み可能
信号３５をチェックし、書き込み有効期間に、アドレス
選択信号３６によシメモリアドレスを書き込みアドレス
３８に変更し、メモリ書き込み信号３９によシアらかじ
め設定された書き込みデータ４０を各メモリ素子５９，
６０．６１に書き込む。書き込みデータ４０を書き込ん
だ後、書き込み要求のクリア信号４１によシすべての書
き込み要求をクリアし、アドレス選択信号３６を表示ア
ドレス３７の選択とし、直線発生器７の停止信号をＯＦ
Ｆにする。上記第５図に示す従来例では、１〜４ピクセ
ル単位でメモリアクセスを行う必要があったが、第６図
に示すこの発明の一実施例によると、最大メモリ素子数
に相当するビクセルを一度に書き込むことが可能となる
。すなわち、上記第４図に示す従来例では、１６ピクセ
ルのノくラフアメモリを備え、１６ケのメモリ素子にデ
ータを書き込む場合、上記第５図に示す従来例では、メ
モリ素子に無関係にアドレスが変化するごとにデータを
書き込む必要があった。しかし、上記第４図に示す従来
例では、１６ケのメモリ素子はどれもが２重にはアクセ
スされず、本来ならば一度にデータを書き込むことが可
能となる。この発明は上記の様な点に注目し、同一のメ
モリ素子に対し、書き込み要求が２度発生するまでアド
レス情報を蓄えて置き、書き込み要求が２度発生した時
点で、それまでの要求を一度に処理し様とするものであ
る。
回路６２は、フレームバッファＢＵＳＹ信号６９により
いったん直線発生器７を停止させ、メモリ書き込み可能
信号３５をチェックし、書き込み有効期間に、アドレス
選択信号３６によシメモリアドレスを書き込みアドレス
３８に変更し、メモリ書き込み信号３９によシアらかじ
め設定された書き込みデータ４０を各メモリ素子５９，
６０．６１に書き込む。書き込みデータ４０を書き込ん
だ後、書き込み要求のクリア信号４１によシすべての書
き込み要求をクリアし、アドレス選択信号３６を表示ア
ドレス３７の選択とし、直線発生器７の停止信号をＯＦ
Ｆにする。上記第５図に示す従来例では、１〜４ピクセ
ル単位でメモリアクセスを行う必要があったが、第６図
に示すこの発明の一実施例によると、最大メモリ素子数
に相当するビクセルを一度に書き込むことが可能となる
。すなわち、上記第４図に示す従来例では、１６ピクセ
ルのノくラフアメモリを備え、１６ケのメモリ素子にデ
ータを書き込む場合、上記第５図に示す従来例では、メ
モリ素子に無関係にアドレスが変化するごとにデータを
書き込む必要があった。しかし、上記第４図に示す従来
例では、１６ケのメモリ素子はどれもが２重にはアクセ
スされず、本来ならば一度にデータを書き込むことが可
能となる。この発明は上記の様な点に注目し、同一のメ
モリ素子に対し、書き込み要求が２度発生するまでアド
レス情報を蓄えて置き、書き込み要求が２度発生した時
点で、それまでの要求を一度に処理し様とするものであ
る。
例えば、１０２４ Ｘ １０２４ピクセルの１６色表示
の場合で、６４ＫＸ１ピツトのダイナミックＲＡＭを使
用する時に、１６ケ×４（色相当）のメモリ素子でフレ
ームバッファメモリ８が構成される。
の場合で、６４ＫＸ１ピツトのダイナミックＲＡＭを使
用する時に、１６ケ×４（色相当）のメモリ素子でフレ
ームバッファメモリ８が構成される。
上記第５図に示す従来例では、１回のメモリアクセスで
最小１ピクセルから最大４ピクセルの書き込みが行える
。（なぜならば、直線の場合、４×４ピクセルの高速バ
ッファメモＩＪ ３０に対しては最大４ビクセルが書け
るだけである。）ところが、この発明によれば、直線の
傾きに依存するが、最小エピクセルから最大１６ピクセ
ルまでが１回のメモリアクセスで書き込める。すなわち
、この発明では、上記した従来例と同等以上の性能が常
に保証される。また、多角形の図形の中塗シの場合など
には、Ｘ軸に水平な線分を高速に書き込みたい場合が多
いが、１６ケのメモリ素子に対し１×１６ピクセル（Ｘ
軸方向に１６ピクセル）の高速バッファメモリ３０を用
意した従来例の方式では、水平線以外は始点データ（Ｘ
ｓ 、 Ｙｓ ） 、終点データ（Ｘｓ 、 Ｙｉ＋
）でｌ Ｙｌ −Ｙｓ ｌ ＋ １回のメモリアクセス
を必ず必要とするが、この発明によると、Ｘが１６点進
む間に傾きが−１≦傾き≦１までの線分に対しては、１
回のメモリアクセスで良い。（傾きが−１≦傾き≦１の
場合に、Ｘ軸方向に１６ピクセルヲ同時アクセスするフ
レームバックアメモリ８では、すべてのデータが異なる
各メモリ素子５９゜６０．６１に書き込まれる。） なお、上記実施例では、アドレス下位ビットを記憶する
各アドレス記憶回路５３，５４．５５と、各書き込み要
求記憶回路５６，５７．５８を、各メモリ素子５９，６
０．６１の１個に対し各１回路備えた場合について説明
したが、各２回路備えた、いわゆるダブルバッファメモ
リとして使用すれば、さらにメモリ書き込みの高速化が
計られる。
最小１ピクセルから最大４ピクセルの書き込みが行える
。（なぜならば、直線の場合、４×４ピクセルの高速バ
ッファメモＩＪ ３０に対しては最大４ビクセルが書け
るだけである。）ところが、この発明によれば、直線の
傾きに依存するが、最小エピクセルから最大１６ピクセ
ルまでが１回のメモリアクセスで書き込める。すなわち
、この発明では、上記した従来例と同等以上の性能が常
に保証される。また、多角形の図形の中塗シの場合など
には、Ｘ軸に水平な線分を高速に書き込みたい場合が多
いが、１６ケのメモリ素子に対し１×１６ピクセル（Ｘ
軸方向に１６ピクセル）の高速バッファメモリ３０を用
意した従来例の方式では、水平線以外は始点データ（Ｘ
ｓ 、 Ｙｓ ） 、終点データ（Ｘｓ 、 Ｙｉ＋
）でｌ Ｙｌ −Ｙｓ ｌ ＋ １回のメモリアクセス
を必ず必要とするが、この発明によると、Ｘが１６点進
む間に傾きが−１≦傾き≦１までの線分に対しては、１
回のメモリアクセスで良い。（傾きが−１≦傾き≦１の
場合に、Ｘ軸方向に１６ピクセルヲ同時アクセスするフ
レームバックアメモリ８では、すべてのデータが異なる
各メモリ素子５９゜６０．６１に書き込まれる。） なお、上記実施例では、アドレス下位ビットを記憶する
各アドレス記憶回路５３，５４．５５と、各書き込み要
求記憶回路５６，５７．５８を、各メモリ素子５９，６
０．６１の１個に対し各１回路備えた場合について説明
したが、各２回路備えた、いわゆるダブルバッファメモ
リとして使用すれば、さらにメモリ書き込みの高速化が
計られる。
また、上記実施例において、メモリ素子数が多い場合（
例えば６４個）には、第７図に示す様に、メモリ素子を
４単位に１６グループのメモリブロックに分割して、各
グループごとに記憶回路を設ける様にすることにより、
かなりの効果が得られる。
例えば６４個）には、第７図に示す様に、メモリ素子を
４単位に１６グループのメモリブロックに分割して、各
グループごとに記憶回路を設ける様にすることにより、
かなりの効果が得られる。
また、上記実施例では、フレームバッファメモリ８の場
合について説明したが、陰面処理の場合に使用するデプ
スバッファメモリに対しても適用でき、上記実施例と同
様の効果を奏する。
合について説明したが、陰面処理の場合に使用するデプ
スバッファメモリに対しても適用でき、上記実施例と同
様の効果を奏する。
この発明は以上説明した様Ｋ、フレームバッファメモリ
書き込み方式において、フレームバッファメモリにおけ
る各メモリ素子に、アドレス下位ピットを記憶するアド
レス記憶回路と、各メモリ素子に対する書き込み要求を
記憶する書き込み要求記憶回路とを備える構成としたの
で、単純で小量の回路を付加するだけの安価な構成によ
って、メモリ書き込みを高速Ｋ、かつ効率的に行うこと
ができるという優れた効果を奏するものである。
書き込み方式において、フレームバッファメモリにおけ
る各メモリ素子に、アドレス下位ピットを記憶するアド
レス記憶回路と、各メモリ素子に対する書き込み要求を
記憶する書き込み要求記憶回路とを備える構成としたの
で、単純で小量の回路を付加するだけの安価な構成によ
って、メモリ書き込みを高速Ｋ、かつ効率的に行うこと
ができるという優れた効果を奏するものである。
第１図は従来の図形表示装置を示すブロック構成図、第
２図は、第１図の図形表示装置によシ表示される表示画
面の一例を示す図、第３図は、第１図の図形表示装置に
おいて、高速な書き込みを行うフレームバッファメモリ
の概念を示す図、第４図は、第３図の７レームバツフア
メモリの一部を拡大して示す図、第５図は、第１図の図
形表示装置におけるフレームバッファメモリを示す構成
図、第６図はこの発明の一実施例であるフレームバッフ
ァメモリ書き込み方式におけるフレームバッファメモリ
を示す構成図、第７図は、第６図のフレームバックアメ
モリにおけるメモリ素子をメモリブロックに分割する一
例を示す図である。 図において、１・・・インタフェース信号、２・・・イ
ンタフェース回路、３・・・制御装置、４・・・記憶回
路、５・・・座標変換回路、６・・・クリップ回路、７
・・・直線発生器、８・・・フレームバッファメモリ、
９・・・ＣＲＴインタフェース回路、１０・・・ＣＲＴ
、１１・・・入力機器、２０・・・始点、２１・・・終
点、２２，２３，２４゜２５・・・単位、３０・・・高
速バッファメモリ、３１・・・高速バッファアドレス線
、３２・・・タイミング信号、３３．６２・・・制御回
路、３４・・・メモリ書き込み要求信号、３５・−・メ
モリ書き込１−可能信号、３６・・・アドレス選択信号
、３７・・・表示アドレス、３Ｂ・・・書き込みアドレ
ス、３９・・・メモリ書き込み信号、４０・・・書き込
みデータ、４１・・・クリア信号、４２・・・書き込み
完了信号、４３・・・メモリデータ、４４・・・動作完
了信号、５０・・・アドレス上位ビット、５１・・・ア
ドレス下位ビット、５２ 、５３ 、５４ 、５５・・
・アドレス記憶回路、５６，５７．５８・・・書き込み
要求記憶回路、５９，６０．６１・・・メモリ素子、６
３・・・アドレス上位取り込みタイミング信号、６４゜
６５．６６・・・アドレス下位塩シ込みタイミング信号
、６７・・・表示アドレス上位ビット、６８・・・表示
アドレス下位ビット、６９・・・フレームバッファＢＵ
ＳＹ信号である。 なお、各図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄 第２図 １３図 第７図 手続補正書（自発） １１６％４□１６８ 特許庁長官殿 １ １、事件の表示 特願昭５９−８４３９１号２、発明の
名称 フレームバッファメモリ書き込み方式 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の「特許請求の範囲」、「発明の詳細な説明」及
び「図面」の欄 ６、 補正の内容 （１）明細書の「特許請求の範囲」を別紙のとおりに補
正する。 （２）同書第２頁第１６行目の「ＸＹ」を「ＹＢ」と補
正する。 （３）同書第３頁第１８行目の「前段ｎ」を「前段にｎ
」と補正する。 （４）同書第７頁第１７行目の「表示アドレス上位ビッ
ト」を「表示アドレス下位ビット」と補正する。 （５）同書第７頁第１８行目の１アドレス下位ピット」
を「アドレス上位ビット」と補正する。 （６）添付図面第５図を別紙のとおりに補正する。 別 紙 ２特許請求の範囲 （１）図形表示装置の表示画面を構成する各画素位置に
、１対１に対応して配列されるピクセルによって構成さ
れるフレームバッファメモリにおいて、このフレームバ
ッファメモリのメモリ素子をＮ個（Ｎは４以上の自然数
）のメモリブロックに分割し、この各メモリブロックに
対し個別にアドレスリブロックに書き込み要求が２回発
生した時点、に書き込み要求が発生していた前記メモリ
ブロックに対し、記憶していた前記アドレス情報にした
がい、一度に書き込み処理を行うことを特徴とするフレ
ームバッファメモリ書き込み方式。 第５図
２図は、第１図の図形表示装置によシ表示される表示画
面の一例を示す図、第３図は、第１図の図形表示装置に
おいて、高速な書き込みを行うフレームバッファメモリ
の概念を示す図、第４図は、第３図の７レームバツフア
メモリの一部を拡大して示す図、第５図は、第１図の図
形表示装置におけるフレームバッファメモリを示す構成
図、第６図はこの発明の一実施例であるフレームバッフ
ァメモリ書き込み方式におけるフレームバッファメモリ
を示す構成図、第７図は、第６図のフレームバックアメ
モリにおけるメモリ素子をメモリブロックに分割する一
例を示す図である。 図において、１・・・インタフェース信号、２・・・イ
ンタフェース回路、３・・・制御装置、４・・・記憶回
路、５・・・座標変換回路、６・・・クリップ回路、７
・・・直線発生器、８・・・フレームバッファメモリ、
９・・・ＣＲＴインタフェース回路、１０・・・ＣＲＴ
、１１・・・入力機器、２０・・・始点、２１・・・終
点、２２，２３，２４゜２５・・・単位、３０・・・高
速バッファメモリ、３１・・・高速バッファアドレス線
、３２・・・タイミング信号、３３．６２・・・制御回
路、３４・・・メモリ書き込み要求信号、３５・−・メ
モリ書き込１−可能信号、３６・・・アドレス選択信号
、３７・・・表示アドレス、３Ｂ・・・書き込みアドレ
ス、３９・・・メモリ書き込み信号、４０・・・書き込
みデータ、４１・・・クリア信号、４２・・・書き込み
完了信号、４３・・・メモリデータ、４４・・・動作完
了信号、５０・・・アドレス上位ビット、５１・・・ア
ドレス下位ビット、５２ 、５３ 、５４ 、５５・・
・アドレス記憶回路、５６，５７．５８・・・書き込み
要求記憶回路、５９，６０．６１・・・メモリ素子、６
３・・・アドレス上位取り込みタイミング信号、６４゜
６５．６６・・・アドレス下位塩シ込みタイミング信号
、６７・・・表示アドレス上位ビット、６８・・・表示
アドレス下位ビット、６９・・・フレームバッファＢＵ
ＳＹ信号である。 なお、各図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄 第２図 １３図 第７図 手続補正書（自発） １１６％４□１６８ 特許庁長官殿 １ １、事件の表示 特願昭５９−８４３９１号２、発明の
名称 フレームバッファメモリ書き込み方式 ３、補正をする者 代表者片山仁へ部 ４、代理人 ５、補正の対象 明細書の「特許請求の範囲」、「発明の詳細な説明」及
び「図面」の欄 ６、 補正の内容 （１）明細書の「特許請求の範囲」を別紙のとおりに補
正する。 （２）同書第２頁第１６行目の「ＸＹ」を「ＹＢ」と補
正する。 （３）同書第３頁第１８行目の「前段ｎ」を「前段にｎ
」と補正する。 （４）同書第７頁第１７行目の「表示アドレス上位ビッ
ト」を「表示アドレス下位ビット」と補正する。 （５）同書第７頁第１８行目の１アドレス下位ピット」
を「アドレス上位ビット」と補正する。 （６）添付図面第５図を別紙のとおりに補正する。 別 紙 ２特許請求の範囲 （１）図形表示装置の表示画面を構成する各画素位置に
、１対１に対応して配列されるピクセルによって構成さ
れるフレームバッファメモリにおいて、このフレームバ
ッファメモリのメモリ素子をＮ個（Ｎは４以上の自然数
）のメモリブロックに分割し、この各メモリブロックに
対し個別にアドレスリブロックに書き込み要求が２回発
生した時点、に書き込み要求が発生していた前記メモリ
ブロックに対し、記憶していた前記アドレス情報にした
がい、一度に書き込み処理を行うことを特徴とするフレ
ームバッファメモリ書き込み方式。 第５図
Claims (1)
- 図形表示装置の表示画面を構成する各画素位置に、１対
１に対応して配列されるビクセルによって構成されるフ
レームバッファメモリにおいて、このフレームバッファ
メモリのメモリ素子をＮ個（Ｎは４以上の整数）のメモ
リブロックに分割し、この各メモリブロックに対し個別
にアドレス情報及びデータを記憶し、同一の前記メモリ
ブロックに書き込み要求が２回発生した時点で、それま
でに書き込み要求が発生していた前記メモリブロックに
対し、記憶していた前記アドレス情報及びデータにした
がい、一度に書き込み処理を行うことを特徴とするフレ
ームバッファメモリ書き込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084391A JPS60227292A (ja) | 1984-04-26 | 1984-04-26 | 高速フレームバッファメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59084391A JPS60227292A (ja) | 1984-04-26 | 1984-04-26 | 高速フレームバッファメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60227292A true JPS60227292A (ja) | 1985-11-12 |
| JPH0361199B2 JPH0361199B2 (ja) | 1991-09-19 |
Family
ID=13829260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59084391A Granted JPS60227292A (ja) | 1984-04-26 | 1984-04-26 | 高速フレームバッファメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60227292A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6162095A (ja) * | 1984-09-03 | 1986-03-29 | 富士通株式会社 | 直線表示制御装置 |
| JPS62162174A (ja) * | 1986-01-10 | 1987-07-18 | Fuji Facom Corp | 画像メモリ制御装置 |
| JPS63255778A (ja) * | 1987-04-14 | 1988-10-24 | Matsushita Electric Ind Co Ltd | 画像処理装置 |
| JPS63298485A (ja) * | 1987-05-28 | 1988-12-06 | Matsushita Electric Ind Co Ltd | 画像処理装置 |
| US6731291B2 (en) | 1994-07-08 | 2004-05-04 | Hitachi, Ltd. | Image processing device and system using the same |
-
1984
- 1984-04-26 JP JP59084391A patent/JPS60227292A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6162095A (ja) * | 1984-09-03 | 1986-03-29 | 富士通株式会社 | 直線表示制御装置 |
| JPS62162174A (ja) * | 1986-01-10 | 1987-07-18 | Fuji Facom Corp | 画像メモリ制御装置 |
| JPH0584943B2 (ja) * | 1986-01-10 | 1993-12-03 | Fuji Facom Corp | |
| JPS63255778A (ja) * | 1987-04-14 | 1988-10-24 | Matsushita Electric Ind Co Ltd | 画像処理装置 |
| JPS63298485A (ja) * | 1987-05-28 | 1988-12-06 | Matsushita Electric Ind Co Ltd | 画像処理装置 |
| US6731291B2 (en) | 1994-07-08 | 2004-05-04 | Hitachi, Ltd. | Image processing device and system using the same |
| US7142213B2 (en) | 1994-07-08 | 2006-11-28 | Hitachi, Ltd. | Graphics drawing device and method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0361199B2 (ja) | 1991-09-19 |
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