JP2737154B2

JP2737154B2 - 画像拡大表示回路

Info

Publication number: JP2737154B2
Application number: JP63132631A
Authority: JP
Inventors: 晶二 ▲高▼橋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-06-01
Filing date: 1988-06-01
Publication date: 1998-04-08
Anticipated expiration: 2013-04-08
Also published as: JPH01303867A

Description

【発明の詳細な説明】〔概要〕画像の一部分を拡大して表示する画像拡大表示回路に
関し、安価な構成により、高速に画像データの拡大表示を可
能にすることを目的とし、複数ビットの入力データのうち、指定された部分を指
定された拡大率に従って拡大表示する画像拡大表示回路
において、前記拡大表示する対象となる部分を指定する
拡大対象部分指定部と、前記複数ビットの入力データを
それぞれ共通に入力し、対応するセレクト信号に応じ
て、前記入力データの該複数ビットの中から拡大表示の
出力データを構成するビットを選択して出力する該複数
個のデータセレクタと、前記拡大率の指定に応じて、前
記拡大対象部分指定部の出力を用いて前記データセレク
タの各々を制御する前記セレクト信号を発生するセレク
ト信号発生回路とを有してなるように構成する。

〔産業上の利用分野〕

本発明は、画像の一部分を拡大して表示する画像拡大
表示回路に関する。

画像を表示する装置において、１画面に表示される画
素数が多く、また、表示サイクルが大きくなるに従い、
１画素表示の時間は短くなる。例えば、1280×1024の表
示画素、60Hzノンインターレスの表示装置の場合、その
時間は約9nsとなる。ところで、画像の表示装置におい
ては、タブレットやマウス等の入力装置による手入力作
業を伴う場合が多い。上記の例のような画像表示装置に
おいては、１画素の大きさは非常に小さく、人間が１画
素単位で修正作業を行なうためには、表示を拡大するこ
とが必要となる。しかしながら、上記のように１画素の
表示時間が非常に短いために、従来の拡大表示のための
構成は、高速化のために高価なハードウェア構成を必要
とするというという問題があった。そのため、高速に画
像の拡大表示を行なう安価な構成を提供する技術が要望
されていた。

〔従来の技術、および発明が解決しようとする課題〕

一般に表示するデータは表示メモリに格納されてお
り、そのメモリ素子としてはダイナミックRAMを使用し
ているが、その速度は前述の１画素の表示速度に比較す
るとかなり遅い。

画像の拡大表示を行なう場合、縦方向については単に
前ラインと同一の表示を行なえば良いが、問題となるの
は横方向の拡大表示についてである。

横方向に同一のデータを拡大して同時に出力するに
は、例えば、シリアル・パラレル変換等を行なうことに
より可能であるが、明らかにこのような方法では処理時
間を要する。

そのため、従来は、画像データは、予め、２系統から
なる高速ラインメモリに１ライン分づつ交互に転送し、
これらの高速ラインメモリから交互に読み出して表示
し、拡大表示の場合は、この高速メモリへの書き込み時
に予め拡大率に応じて拡大した画像データを書き込むと
いう手法をとっていた。すなわち、画像データの拡大の
ために処理時間を要するので、上記のように、２系統の
バッファメモリを交互に用いる必要があった。

この高速メモリとしては高速RAMが用いられ、コスト
高となるという問題があった。また、一旦メモリに書き
込んで、また読み出すという動作のために、さらに時間
を要するという問題もあった。

本発明は上記の問題点に鑑み、なされたもので、安価
な構成により、高速に画像データの拡大表示を可能にす
る画像拡大表示回路を提供することを目的とするもので
ある。

〔課題を解決するための手段〕第１図は本発明の基本構成図である。本図において、
１は拡大対象部分指定部、2₁,2₂,…2_nはデータセレク
タ、3₁,3₂,…3_nはセレクト信号発生回路である。

複数ビットの入力データのうち、指定された部分を指
定された拡大率に従って拡大表示する画像拡大表示回路
において、拡大対象部分指定部１はその出力によって前
記拡大表示する対象となる部分を指定する。

該複数個のデータセレクタ2₁,2₂,…2_nは、前記複数ビ
ットの入力データをそれぞれ共通に入力し、対応するセ
レクト信号に応じて、前記入力データの該複数ビットの
中から、拡大表示する出力データを構成するビットを選
択して出力する。

セレクト信号発生回路3₁,3₂,…3_nは、前記拡大率の指
定に応じて、前記拡大対象部分指定部１の出力を用いて
前記データセレクタ2₁,2₂,…2_nの各々を制御する前記セ
レクト信号を発生する。

〔作用〕

複数個のデータセレクタ2₁,2₂,…2_n各々の出力は、入
力データのどの部分を拡大するか、すなわち、拡大対象
部分と、拡大率によって定められる。

拡大対象部分指定部１はその出力によって前記拡大表
示する対象となる部分を指定する情報を出力する。ま
た、データセレクタ2₁,2₂,…2_nの数と入力データの数と
が等しいので、すなわち、第１図の構成の範囲内では出
力データのビット数は一定であるので、拡大率によって
該複数個のデータセレクタ2₁,2₂,…2_nの出力によって拡
大表示され得る対象となる入力データの範囲が定められ
る。

セレクト信号発生回路3₁,3₂,…3_nは、前記拡大率の指
定に応じて、前記拡大対象部分指定部１の出力を用いて
前記データセレクタ2₁,2₂,…2_nの各々を制御する前記セ
レクト信号を発生する。このセレクト信号の制御によ
り、該複数個のデータセレクタ2₁,2₂,…2_nは、該複数ビ
ットの入力データをそれぞれ共通に入力し、対応するセ
レクト信号に応じて、前記入力データの該複数ビットの
中から、拡大表示の出力データを構成するビットを選択
して出力する。したがって、入力データから直ちに出力
データが出力され、処理が高速となる。

〔実施例〕

第８図は拡大表示回路の入出力データの１例として、
４倍拡大の場合の入出力データを示す図である。

第８図の拡大表示回路においては、A,B,C,D,E,F,G,H
の８画素の入力データが４倍の32画素に拡大されてい
る。

第２図および第３図は本発明の実施例の構成を示すも
のである。

第２図において、20₁,20₂,…20₈は、それぞれ、８ビ
ットのデータ入力端子と３ビットの制御入力端子とを有
するセレクタであって、以下では、データセレクタと称
す。また、30₁₁,30₁₂,30₁₃,30₂₁,30₂₂,30₂₃,…30₈₁,30
₈₂,30₈₃は、それぞれ、４ビットのデータ入力端子と２
ビットの制御入力端子とを有するセレクタであって、以
下では、セレクト信号セレクタと称す。

セレクタ20₁,20₂,…20₈の各々における、８ビットの
データ入力端子には、８画素のデータ入力A,B,C,D,E,F,
G,Hが共通に印加され、それぞれ画像拡大表示出力デー
タの１ビットを出力する。

また、上記のセレクト信号セレクタ30₁₁,30₁₂,30₁₃,3
0₂₁,30₂₂,30₂₃,…30₈₁,30₈₂,30₈₃のうち、セレクタ3
0_r1,30_r2,30_r3（ｒ＝１〜８）は、それぞれ、データセ
レクタ20_r（ｒ＝１〜８）に対応して設けられており、
該セレクタ30_r1,30_r2,30_r3（ｒ＝１〜８）に各々の出
力、すなわち、セレクト信号は、該データセレクタ20_r
（ｒ＝１〜８）各々における上記３ビットの制御入力端
子に印加される。

上記のセレクト信号セレクタ30_r1,30_r2,30_r3（ｒ＝１
〜８）の各々への入力、それぞれ、（a_r,b_r,c_r,d_r），
（e_r,f_r,g_r,h_r），そして、（i_r,j_r,k_r,l_r）は第４図に
示されている。

第４図において、Q₀,Q₁およびQ₂は、第３図に示され
ているように、カウンタ10における、それぞれ、2⁰,2¹
そして2²の位の出力であり、それぞれ、計数値に応じて
０または１の値をとる。また、第４図において、NO.1〜
８で示されるのは、前述の第２のデータセレクタ20
_r（ｒ＝１〜８）を示すものである。

さらに、第２図のセレクト信号セレクタ30_r1,30_r2,30
_r3（ｒ＝１〜８）の各々の制御入力端子には、拡大率を
示すコードが印加される。このコードの一例が第５図に
示されている。該セレクタ30_r1,30_r2,30_r3（ｒ＝１〜
８）の各々においては、第５図に示される拡大率を示す
コードに応じて、倍率１のときには、それぞれ、入力
a_r,e_r,i_rを、倍率２のときには、それぞれ、入力b_r,f_r,
j_rを、倍率４のときには、それぞれ、入力C_r,g_r,k_rを、
そして、倍率８のときには、それぞれ、入力d_r,h_r,l_rを
出力として選択し、前述のデータセレクタ20_r（ｒ＝１
〜８）の対応する制御入力端子に印加する。

ここで、第６図および第７図を用いて、第２図の構成
によって、８画素の入力データの拡大表示が可能となる
ことを説明する。

第６図は、入力８ビット、出力８ビットの拡大表示回
路における出力モードを示すものである。

第６図において、0,1,2,3,4,5,6および７は、それぞ
れ、上記８画素の入力データの各画素を示す。

倍率１のときには、第２図の構成の８ビットの出力は
入力データに等しい。

倍率２のときには、第２図の構成の８ビットの出力
は、上記８画素の入力データのうち、0,1,2および３の
４画素を拡大した８画素の出力モードと、該８画素の入
力データのうち、4,5,6および７の４画素を拡大した８
画素の出力モードとの２種類からなる。

そして、倍率４のときの出力モードは、上記８画素の
入力データのうち、０および１の２画素を拡大した８画
素の出力モード、２および３の２画素を拡大した８画素
の出力モード、４および５の２画素を拡大した８画素の
出力モード、そして、６および７の２画素を拡大した８
画素の出力モードの４種類からなる。

さらに、倍率８のときの出力モードは、上記８画素の
入力データの各々を８倍に拡大した、それぞれ８画素の
出力モードからなる８種類の出力モードを有する。

すなわち、上記の出力モードとは、入力データのう
ち、どの画素部分を拡大するかを示すものである。

第６図の各画素を第３図のカウンタ10の出力を用いて
表現したものが、第７図である。これにより、前述の第
２図、第３図、第４図および第５図の構成において、セ
レクト信号セレクタ30_r1,30_r2,30_r3（ｒ＝１〜８）の各
々の制御入力端子に、例えば、第５図のコードを印加し
て拡大率を指定すると、データセレクタ20_r（ｒ＝１〜
８）の３ビットの制御入力端子には、第７図の値が印加
される。したがって、前述の出力モードは、第３図のカ
ウンタ10の計数値によって定められる。

以上の説明から明らかなように、本実施例の構成にお
いて、カウンタ10は第１図の拡大対象部分指定部１に対
応し、セレクト信号セレクタ30_r1,30_r2,30_r3（ｒ＝１〜
８）は、第１図のセレクト信号発生回路に対応する。

ところで、上述の第２図、第３図、第４図および第５
図の構成によれば、８画素の入力データはデータセレク
タ20_r（ｒ＝１〜８）を介して直ちに拡大された出力デ
ータとして出力される。よって、複数画素の拡大を同
時、且つ、並列に、したがって、高速に行なうことがで
きる。また、上述の構成は、単にセレクタおよびカウン
タのみによって実現され、構成が簡素で安価であり、且
つ、変形および拡張も容易である。さらに、入力データ
のうち、どの画素部分を拡大するかの指定は、カウンタ
の計数値によって容易に行なうことができる。

なお、上述の実施例は、入力画素数および出力画素数
が８ビットの場合について示したものであるが、一般
に、入力画素数および出力画素数が2ⁿビットの場合につ
いても、全く同様の議論により、類似の画像拡大表示回
路が実現されることは明らかである。

〔発明の効果〕

本発明によれば、安価な構成により、高速に画像デー
タの拡大表示を行なうことができる。

【図面の簡単な説明】

第１図は本発明の基本構成図、第２図および第３図は本発明の実施例の構成図、第４図は、第２図のデータセレクタの入力信号を示す
図、第５図は拡大率を示すコードの１例を示す図、第６図および第７図は、第２図および第３図の画像拡大
表示回路の出力モードの説明図、第８図は、画像拡大表示回路の入出力データの１例を示
す図である。〔符号の説明〕１……拡大対象部分指定部、 2₁,2₂,〜2_n,20₁,20₂,〜20₈……データセレクタ、 3₁,3₂,〜3_n……セレクト信号発生回路、 10……カウンタ、 30₁₁,30₁₂,30₁₃,30₂₁,30₂₂,30₂₃,〜30₈₁,30₈₂,30₈₃……
セレクト信号セレクタ。

Claims

(57)【特許請求の範囲】

【請求項１】複数ビットの入力データのうち、指定され
た部分を指定された拡大率に従って拡大表示する画像拡
大表示回路において、前記拡大表示する対象となる部分を指定する拡大対象部
分指定部（１）と、前記複数ビットの入力データをそれぞれ共通に入力し、
対応するセレクト信号に応じて、前記入力データの該複
数ビットの中から、拡大表示の出力データを構成するビ
ットを選択して出力する該複数個のデータセレクタ
（2₁,2₂,…2_n）と、前記拡大率の指定に応じて、前記拡大対象部分指定部
（１）の出力を用いて前記データセレクタ（2₁,2₂,…
2_n）の各々を制御する前記セレクト信号を発生するセレ
クト信号発生回路（3₁,3₂,…3_n）とを有してなることを
特徴とする画像拡大表示回路。