JPS63298485A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPS63298485A JPS63298485A JP13249387A JP13249387A JPS63298485A JP S63298485 A JPS63298485 A JP S63298485A JP 13249387 A JP13249387 A JP 13249387A JP 13249387 A JP13249387 A JP 13249387A JP S63298485 A JPS63298485 A JP S63298485A
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- 238000006243 chemical reaction Methods 0.000 claims description 26
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、画像データを読み書きする際にメモリへのア
クセス回数を少なくするための画像処理装置に関するも
のである。
クセス回数を少なくするための画像処理装置に関するも
のである。
従来の技術
第２図は、従来の描画装置のブロック構成図であり、２
−１は２次元座標算出要求の入力によシ変換回路で、２
−３は線種パターンを格納する線種レジスタで、２−４
はラスタ演算を行なうラスタ演算回路で、２−６はワー
ド内ピットポジションを格納するワード内ビットポジシ
ョンレジスタで、２−６はワードアドレスを格納するワ
ードアドレスレジスタで、２−７はタイミングを制御す
るタイミング制御回路である。以上のように構成された
従来の描画装置では、２次元座標算出回路２−１に２次
元座標算出要求が入力されると論理アドレスを算出し、
アドレス変換回路２−２では論理アドレスを物理アドレ
スのワードアドレスとワード内ビットポジションに変換
して、タイミング制御回路２−７から出力されたタイミ
ング信号によってワード内ビットポジションレジスタ２
−６゜およびワードアドレスレジスタ２−６に格納する
。
−１は２次元座標算出要求の入力によシ変換回路で、２
−３は線種パターンを格納する線種レジスタで、２−４
はラスタ演算を行なうラスタ演算回路で、２−６はワー
ド内ピットポジションを格納するワード内ビットポジシ
ョンレジスタで、２−６はワードアドレスを格納するワ
ードアドレスレジスタで、２−７はタイミングを制御す
るタイミング制御回路である。以上のように構成された
従来の描画装置では、２次元座標算出回路２−１に２次
元座標算出要求が入力されると論理アドレスを算出し、
アドレス変換回路２−２では論理アドレスを物理アドレ
スのワードアドレスとワード内ビットポジションに変換
して、タイミング制御回路２−７から出力されたタイミ
ング信号によってワード内ビットポジションレジスタ２
−６゜およびワードアドレスレジスタ２−６に格納する
。
ワードアドレスレジスタ２−６の示すアドレスのワード
データと線種レジスタ２−３の示すデータとをタイミン
グ制御回路２−７から出力される制御信号によってラス
タ演算回路２−４に格納し、ワード内ビットポジション
レジスタ２−６の示すビットポジションのみラスタ演算
を施してワードデータとして出力する。
データと線種レジスタ２−３の示すデータとをタイミン
グ制御回路２−７から出力される制御信号によってラス
タ演算回路２−４に格納し、ワード内ビットポジション
レジスタ２−６の示すビットポジションのみラスタ演算
を施してワードデータとして出力する。
発明が解決しようとする問題点
しかしながら上記のような構成では、同一ワード内にあ
ってビットポジションが異なるデータの書き込みを行う
場合において、ワードアドレスの値が同一であってもワ
ード内ビットポジションの値が異なるたびにメモリへの
アクセスが必要となり、描画装置の演算速度に比べて、
メモリのアクセス時間がとても大きいため、描画に多大
な時間を必要とするという問題点を有していた。
ってビットポジションが異なるデータの書き込みを行う
場合において、ワードアドレスの値が同一であってもワ
ード内ビットポジションの値が異なるたびにメモリへの
アクセスが必要となり、描画装置の演算速度に比べて、
メモリのアクセス時間がとても大きいため、描画に多大
な時間を必要とするという問題点を有していた。
本発明はかかる点に鑑み、ワードレジスタ、アドレスレ
ジスタ、比較器を用い、画像処理の対象となるワードア
ドレスと以前の画像処理の対象であったワードアドレス
とを比較して、メモリアクセスの必要性を判断し、メモ
リへのアクセス回数を少なくすることによって高速な画
像処理を可能とする画像処理装置を提供することを目的
とする。
ジスタ、比較器を用い、画像処理の対象となるワードア
ドレスと以前の画像処理の対象であったワードアドレス
とを比較して、メモリアクセスの必要性を判断し、メモ
リへのアクセス回数を少なくすることによって高速な画
像処理を可能とする画像処理装置を提供することを目的
とする。
問題点を解決するための手段
本発明は２次元座標算出要求を入力として２次元座標を
算出する２次元座標算出回路と、前記２次元座標算出回
路から出力される論理アドレスを物理アドレスにアドレ
ス変換する°アドレス変換回路と、前記アドレス変換回
路から出力されるワードアドレスを格納するアドレスレ
ジスタと、前記２次元座標算出要求が新たに発生した時
に前記アドレス変換回路から出力されるワードアドレス
と前記アドレスレジスタから出力されるワードアドレス
と全入力として一致検出を行う比較器と、画像データ処
理部から画像データを読み書きできるワードレジスタと
、前記比較器から出力される一致信号が入力され、前記
ワードレジスタの内容を更新する場合は、前記ワードレ
ジスタ内の前記アドレス変換回路から出力されるワード
内ビットポジションの示す位置に画像データを書き込む
ためのロード信号を出力し、前記比較器から出力される
不一致信号が入力された時、前記ワードレジスタの内容
が更新されている場合は、前記アドレスレジスタから出
力される前記ワードアドレスに前記ワードレジスタの内
容を書き込む為の制御信号を出力し、原画像データを参
照する場合は、前記アドレス変換回路から出力されるワ
ードアドレスを前記アドレスレジスタに格納する制御信
号を出力し、前記アドレスレジスタから出力されるワー
ドアドレスの示す前記原画像データを読み出す為の制御
信号を出力し、前記ワードレジスタに前記原画像データ
を格納するための制御信号を出力するタイミング制御回
路とを備えたことを特徴とする画像処理装置である。
算出する２次元座標算出回路と、前記２次元座標算出回
路から出力される論理アドレスを物理アドレスにアドレ
ス変換する°アドレス変換回路と、前記アドレス変換回
路から出力されるワードアドレスを格納するアドレスレ
ジスタと、前記２次元座標算出要求が新たに発生した時
に前記アドレス変換回路から出力されるワードアドレス
と前記アドレスレジスタから出力されるワードアドレス
と全入力として一致検出を行う比較器と、画像データ処
理部から画像データを読み書きできるワードレジスタと
、前記比較器から出力される一致信号が入力され、前記
ワードレジスタの内容を更新する場合は、前記ワードレ
ジスタ内の前記アドレス変換回路から出力されるワード
内ビットポジションの示す位置に画像データを書き込む
ためのロード信号を出力し、前記比較器から出力される
不一致信号が入力された時、前記ワードレジスタの内容
が更新されている場合は、前記アドレスレジスタから出
力される前記ワードアドレスに前記ワードレジスタの内
容を書き込む為の制御信号を出力し、原画像データを参
照する場合は、前記アドレス変換回路から出力されるワ
ードアドレスを前記アドレスレジスタに格納する制御信
号を出力し、前記アドレスレジスタから出力されるワー
ドアドレスの示す前記原画像データを読み出す為の制御
信号を出力し、前記ワードレジスタに前記原画像データ
を格納するための制御信号を出力するタイミング制御回
路とを備えたことを特徴とする画像処理装置である。
作 用
本発明は前記した構成によシ、新たな２次元座標算出要
求が発生した時に算出された画像処理の対象となるワー
ドアドレスと以前の画像処理の対象であったワードアド
レスとを比較した結果が一致していた時、ワードレジス
タの内容を更新する必要があれば、ワード内ビットポジ
ションの位置に画像データを書き込み、更新する必要が
なければワードレジスタのワード内ビットポジションの
位置の内容を参照する。比較した結果が不一致であった
時、ワードレジスタの内容が更新されている場合は以前
の画像処理の対象であったワードアドレスにワードレジ
スタの内容を出力し、原画像データを参照する場合は、
新たに算出されたワードアドレスの示す原画像データを
ワードレジスタに格納する。
求が発生した時に算出された画像処理の対象となるワー
ドアドレスと以前の画像処理の対象であったワードアド
レスとを比較した結果が一致していた時、ワードレジス
タの内容を更新する必要があれば、ワード内ビットポジ
ションの位置に画像データを書き込み、更新する必要が
なければワードレジスタのワード内ビットポジションの
位置の内容を参照する。比較した結果が不一致であった
時、ワードレジスタの内容が更新されている場合は以前
の画像処理の対象であったワードアドレスにワードレジ
スタの内容を出力し、原画像データを参照する場合は、
新たに算出されたワードアドレスの示す原画像データを
ワードレジスタに格納する。
実施例
第１図は、本発明の実施例における画像処理装置のブロ
ック構成図を示すものである。第１図の１−１は２次元
座標算出要求の入力によシ２次元座標を算出する２次元
座標算出回路、１−２は論理アドレスを物理アドレスに
変換するアドレス変換回路、１−３はワードアドレスを
格納するアドレスレジスタ、１−４は２次元座標算出要
求が新たに発生した時にアドレス変換回路１−２から出
力されるワードアドレスとアドレスレジスタ１−３から
出力されるワードアドレスとを入力として比較する比較
器、１−６は線種パターンを格納する線種レジスタ、１
−６は線種レジスタ１−５から出力される線種パターン
をアドレス変換回路１−２から出力されるワード内ピッ
トポジシＥ＋７が示す位置に格納するワードレジスタ、
１−７は比較器 １−４から出力される一致信号が
入力された時、線種レジスタ１−６から出力される線種
パターンをワードレジスタ１−６に格納する制御信号を
出力し、比較器１−４から出力される不一致信号が入力
された時、ワードアドレスをアドレスレジスタ１−３に
格納する制御信号を出力し、ワードレジスタ１−６のデ
ータ転送を開始させる制御信号を出力するタイミング制
御回路である。
ック構成図を示すものである。第１図の１−１は２次元
座標算出要求の入力によシ２次元座標を算出する２次元
座標算出回路、１−２は論理アドレスを物理アドレスに
変換するアドレス変換回路、１−３はワードアドレスを
格納するアドレスレジスタ、１−４は２次元座標算出要
求が新たに発生した時にアドレス変換回路１−２から出
力されるワードアドレスとアドレスレジスタ１−３から
出力されるワードアドレスとを入力として比較する比較
器、１−６は線種パターンを格納する線種レジスタ、１
−６は線種レジスタ１−５から出力される線種パターン
をアドレス変換回路１−２から出力されるワード内ピッ
トポジシＥ＋７が示す位置に格納するワードレジスタ、
１−７は比較器 １−４から出力される一致信号が
入力された時、線種レジスタ１−６から出力される線種
パターンをワードレジスタ１−６に格納する制御信号を
出力し、比較器１−４から出力される不一致信号が入力
された時、ワードアドレスをアドレスレジスタ１−３に
格納する制御信号を出力し、ワードレジスタ１−６のデ
ータ転送を開始させる制御信号を出力するタイミング制
御回路である。
以上のように構成された本実施例の画家処理装置につい
て、以下その動作を説明する。
て、以下その動作を説明する。
２次元座標算出回路１−１に２次元座標算出要求が入力
された時、描画すべきアドレスを論理アドレスで算出し
、アドレス変換回路１−２は論理アドレスを物理アドレ
スに変換し、比較器１−４はアドレスレジスタ１−３に
格納されていたワードアドレスと、アドレス変換回路１
−２から出力されるワードアドレスを比較して、一致し
ていた時一致信号全出力し、タイミング制御回路１−７
は、ワードレジスタ１−６のアドレス変換回路１−２か
ら出力されるワード内ビットポジションが示す位置に線
種レジスタ１−６の線種パターンを書きこむための制御
信号を出力する。一致していなかった時、比較器１−４
は不一致信号を出力し、タイミング制御回路１−７はア
ドレス変換回路１−２から出力されるワードアドレス全
アドレスレジスタ１−３に格納するだめの制御信号を出
力し、さらにワードレジスタ１−６の内容をアドレスレ
ジスタ１−３のワードアドレスに格納するための制御信
号を出力すると同時にワードレジスタ１−６の内容をク
リアするための制御信号全出力する。
された時、描画すべきアドレスを論理アドレスで算出し
、アドレス変換回路１−２は論理アドレスを物理アドレ
スに変換し、比較器１−４はアドレスレジスタ１−３に
格納されていたワードアドレスと、アドレス変換回路１
−２から出力されるワードアドレスを比較して、一致し
ていた時一致信号全出力し、タイミング制御回路１−７
は、ワードレジスタ１−６のアドレス変換回路１−２か
ら出力されるワード内ビットポジションが示す位置に線
種レジスタ１−６の線種パターンを書きこむための制御
信号を出力する。一致していなかった時、比較器１−４
は不一致信号を出力し、タイミング制御回路１−７はア
ドレス変換回路１−２から出力されるワードアドレス全
アドレスレジスタ１−３に格納するだめの制御信号を出
力し、さらにワードレジスタ１−６の内容をアドレスレ
ジスタ１−３のワードアドレスに格納するための制御信
号を出力すると同時にワードレジスタ１−６の内容をク
リアするための制御信号全出力する。
さらに、タイミング制御回路１−７は、ワードレジスタ
１−６のアドレス変換回路１−２から出力されるピット
ポジションの位置に線種レジスタ１−５のＩｉｉ！を格
納する制御は号を出力する。
１−６のアドレス変換回路１−２から出力されるピット
ポジションの位置に線種レジスタ１−５のＩｉｉ！を格
納する制御は号を出力する。
以上のように本実施例によれば、ワードレジスタ、アド
レスレジスタ、比較器ヲ設けることにより、描画すべき
データのワードアドレスがアドレスレジスタに格納され
ているワードアドレスと一致していれば、ワードレジス
タに線種レジスタの線種パターンを書き込み、描画すべ
きデータのワードアドレスとアドレスレジスタに格納さ
れているワードアドレスとが不一致であった時には、ア
ドレスレジスタの示すワードアドレスにワードレジスタ
の内容を書き込むための制御信号を出力すると同時にフ
ードレジスタの内容をクリアし、ワードレジスタのワー
ド内ビットポジションの示す位置にだけ線種レジスタの
線種パターンを書き込む。ワードアドレスが異なる時だ
けメモリへのアクセスを発生させて、メモリへのアクセ
スの回数を少なくすることによシ、描画の高速化を実現
することができる。
レスレジスタ、比較器ヲ設けることにより、描画すべき
データのワードアドレスがアドレスレジスタに格納され
ているワードアドレスと一致していれば、ワードレジス
タに線種レジスタの線種パターンを書き込み、描画すべ
きデータのワードアドレスとアドレスレジスタに格納さ
れているワードアドレスとが不一致であった時には、ア
ドレスレジスタの示すワードアドレスにワードレジスタ
の内容を書き込むための制御信号を出力すると同時にフ
ードレジスタの内容をクリアし、ワードレジスタのワー
ド内ビットポジションの示す位置にだけ線種レジスタの
線種パターンを書き込む。ワードアドレスが異なる時だ
けメモリへのアクセスを発生させて、メモリへのアクセ
スの回数を少なくすることによシ、描画の高速化を実現
することができる。
なお、本実施例において、ワード内ビットポジションは
１画素複数ビットとしてもよい。本実施例では、さらに
上記で、描画についてのみ述べたがタイミング制御回路
１−７を比較器１−４から一致信号が入力され、ワード
レジスタ１−６の内容を更新する場合は、ワード内ビッ
トポジションの示す位置に画像データを書き込むだめの
ロード信号を出力し、比較器１−４から不一致信号が入
力された時、ワードレジスタ１−６の内容が更新されて
いる場合は、アドレスレジスタ１−３から出力されるワ
ードアドレスにワードレジスタ１−６の内容を書き込む
為の制御信号を出力し、また原画像データを参照する場
合は、アドレス変換回路１−２から出力されるワードア
ドレスをアドレスレジスタ１−３に格納する制御信号を
出力し、アドレスレジスタ１−３から出力されるワード
アドレスの示す原画像データを読み出す為の制御信号を
出力し、ワードレジスタ１−６に原画像データを格納す
るための制御信号を出力するタイミング制御回路１−７
としてもよい。
１画素複数ビットとしてもよい。本実施例では、さらに
上記で、描画についてのみ述べたがタイミング制御回路
１−７を比較器１−４から一致信号が入力され、ワード
レジスタ１−６の内容を更新する場合は、ワード内ビッ
トポジションの示す位置に画像データを書き込むだめの
ロード信号を出力し、比較器１−４から不一致信号が入
力された時、ワードレジスタ１−６の内容が更新されて
いる場合は、アドレスレジスタ１−３から出力されるワ
ードアドレスにワードレジスタ１−６の内容を書き込む
為の制御信号を出力し、また原画像データを参照する場
合は、アドレス変換回路１−２から出力されるワードア
ドレスをアドレスレジスタ１−３に格納する制御信号を
出力し、アドレスレジスタ１−３から出力されるワード
アドレスの示す原画像データを読み出す為の制御信号を
出力し、ワードレジスタ１−６に原画像データを格納す
るための制御信号を出力するタイミング制御回路１−７
としてもよい。
また、線種レジスタ１−５は線種パターンを出力すると
したが、線種レジスタ１−６は画像データを出力する画
像データ処理部としてもよい。
したが、線種レジスタ１−６は画像データを出力する画
像データ処理部としてもよい。
発明の詳細
な説明したように、本発明によれば、ワードレジスタ、
アドレスレジスタ、比較器を用い画像処理の対象となる
ワードアドレスが異なる時だけメモリアクセスを行うこ
とにより、メモリへのアクセス回数を少なくすることが
でき、画像処理装置の演算速度に比べてメモリのアクセ
ス時間がとても大きいので処理時間の短縮になシ、画像
処理の高速化が実現でき、その実用的効果は大きい。
アドレスレジスタ、比較器を用い画像処理の対象となる
ワードアドレスが異なる時だけメモリアクセスを行うこ
とにより、メモリへのアクセス回数を少なくすることが
でき、画像処理装置の演算速度に比べてメモリのアクセ
ス時間がとても大きいので処理時間の短縮になシ、画像
処理の高速化が実現でき、その実用的効果は大きい。
第１図は本発明における一実施例０固稼処理装置のブロ
ック構成図、第２図は従来の描画装置のブロック構成図
である。 １−１・・・・・・２次元座標算出回路、１−２・・・
・・・アドレス変換回路、１−３・・・・・・アドレス
レジスタ、１−４・・・・・・比較器、１−６・・・・
・・線種レジスタ、１−６・・・・・・ワードレジスタ
、１−７・・・・・・タイミング制御回路、２−１・・
・・・・２次元座標変換回路、２−２・・・・・・アド
レス変換回路、２−３・・川・線種レジスタ、２−４・
・・・・・ラスタ演算回路、２−５・・川・ワード内ビ
ットポジションレジスタ、２−６・・・−・・ワードア
ドレスレジスタ、２−７・・・・・・タイミング制御回
路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
ック構成図、第２図は従来の描画装置のブロック構成図
である。 １−１・・・・・・２次元座標算出回路、１−２・・・
・・・アドレス変換回路、１−３・・・・・・アドレス
レジスタ、１−４・・・・・・比較器、１−６・・・・
・・線種レジスタ、１−６・・・・・・ワードレジスタ
、１−７・・・・・・タイミング制御回路、２−１・・
・・・・２次元座標変換回路、２−２・・・・・・アド
レス変換回路、２−３・・川・線種レジスタ、２−４・
・・・・・ラスタ演算回路、２−５・・川・ワード内ビ
ットポジションレジスタ、２−６・・・−・・ワードア
ドレスレジスタ、２−７・・・・・・タイミング制御回
路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- ２次元座標算出要求を入力として２次元座標を算出する
２次元座標算出回路と、前記２次元座標算出回路から出
力される論理アドレスを物理アドレスに変換するアドレ
ス変換回路と、前記アドレス変換回路から出力されるワ
ードアドレスを格納するアドレスレジスタと、前記２次
元座標算出要求が新たに発生した時に前記アドレス変換
回路から出力されるワードアドレスと前記アドレスレジ
スタから出力されるワードアドレスとを入力として一致
検出を行う比較器と、画像データ処理部から画像データ
を読み書きできるワードレジスタと、前記比較器から出
力される一致信号が入力され前記ワードレジスタの内容
を更新する場合は、前記ワードレジスタ内の前記アドレ
ス変換回路から出力されるワード内ビットポジションの
示す位置に前記比較器から出力される不一致信号が入力
された時、前記ワードレジスタの内容が更新されている
場合は、前記アドレスレジスタから出力される前記ワー
ドアドレスに前記ワードレジスタの内容を書き込む為の
制御信号を出力し、また、原画像データを参照する場合
は、前記アドレス変換回路から出力されるワードアドレ
スを前記アドレスレジスタに格納する制御信号を出力し
、前記アドレスレジスタから出力されるワードアドレス
の示す前記原画像データを読み出す為の制御信号を出力
し、前記ワードレジスタに前記原画像データを格納する
ための制御信号を出力するタイミング制御回路とを備え
たことを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13249387A JPS63298485A (ja) | 1987-05-28 | 1987-05-28 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13249387A JPS63298485A (ja) | 1987-05-28 | 1987-05-28 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63298485A true JPS63298485A (ja) | 1988-12-06 |
Family
ID=15082663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13249387A Pending JPS63298485A (ja) | 1987-05-28 | 1987-05-28 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298485A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2474114A (en) * | 2009-09-25 | 2011-04-06 | Advanced Risc Mach Ltd | Reducing write transactions in graphic rendering |
| US8988443B2 (en) | 2009-09-25 | 2015-03-24 | Arm Limited | Methods of and apparatus for controlling the reading of arrays of data from memory |
| US9182934B2 (en) | 2013-09-20 | 2015-11-10 | Arm Limited | Method and apparatus for generating an output surface from one or more input surfaces in data processing systems |
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| JPS60227292A (ja) * | 1984-04-26 | 1985-11-12 | 三菱電機株式会社 | 高速フレームバッファメモリ装置 |
-
1987
- 1987-05-28 JP JP13249387A patent/JPS63298485A/ja active Pending
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