JPS6022422Y2 - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPS6022422Y2 JPS6022422Y2 JP2078479U JP2078479U JPS6022422Y2 JP S6022422 Y2 JPS6022422 Y2 JP S6022422Y2 JP 2078479 U JP2078479 U JP 2078479U JP 2078479 U JP2078479 U JP 2078479U JP S6022422 Y2 JPS6022422 Y2 JP S6022422Y2
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- bit
- switching circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【考案の詳細な説明】
本考案は演算装置に関する。
Ｒ１からＲｎを要素としＲ１を最小の重みとしＲ２３Ｒ
３と順に重みづけされ、Ｒｎを最大の重みとするレジス
タにおいて、従来は重みを反転させるためにソフトウェ
アを用いて行なっていた。
３と順に重みづけされ、Ｒｎを最大の重みとするレジス
タにおいて、従来は重みを反転させるためにソフトウェ
アを用いて行なっていた。
重みづけを反転したいデータをレジスタＡに保持し、重
みを反転した結果を保持するレジスタＢを別に用意し、
ソフトウェアでレジスタＡの内容を１回づつ左または右
へ回転して、回転した結果、レジスタＡに保持されてい
る最上位ビットＲｎ（以下ＭＳＢと呼ぶ）、または最下
位ビット（以下ＬＳＢと呼ぶ）がキャリーフラグに保持
される。
みを反転した結果を保持するレジスタＢを別に用意し、
ソフトウェアでレジスタＡの内容を１回づつ左または右
へ回転して、回転した結果、レジスタＡに保持されてい
る最上位ビットＲｎ（以下ＭＳＢと呼ぶ）、または最下
位ビット（以下ＬＳＢと呼ぶ）がキャリーフラグに保持
される。
このフラグを検査することによってレジスタＢのＬＳＢ
またはＭＳＢをセット、リセットする。
またはＭＳＢをセット、リセットする。
さらにレジスタＡを回転して、レジスタＢのＩ、ＳＢ＋
１、またはＭＳＢ−１のビットをフラグによりセット、
リセットする。
１、またはＭＳＢ−１のビットをフラグによりセット、
リセットする。
以下必要な回数だけ上記の操作を行なうことによって重
みを反転したデータがレジスタＢに得られる。
みを反転したデータがレジスタＢに得られる。
しかしながら上記のようにソフトウェアで重みを反転す
る方法では多くの時間とプログラムの負担を大きく効率
の悪いものとなる。
る方法では多くの時間とプログラムの負担を大きく効率
の悪いものとなる。
本考案はハードウェアを用いることにより上記欠点を解
決し、少ない時間で、プログラムに負担をかけないで、
重みづけを反転できる演算装置を提供するものである。
決し、少ない時間で、プログラムに負担をかけないで、
重みづけを反転できる演算装置を提供するものである。
本考案によれば複数ビットのデータを直列に保持する保
持回路と、該保持回路に保持されている前記複数ビット
のデータのうち上位側のビットの出力と下位側のビット
の入力とを接続する第１の切換回路と、下位側ビットの
出力と上位側ビットの入力とを接続する第２の切換回路
とを含み、前記第１および第２の切換回路を制御するこ
とによって前記保持回路内のデータを反対に並べかえる
ようにしたことを特徴とする演算装置が得られる。
持回路と、該保持回路に保持されている前記複数ビット
のデータのうち上位側のビットの出力と下位側のビット
の入力とを接続する第１の切換回路と、下位側ビットの
出力と上位側ビットの入力とを接続する第２の切換回路
とを含み、前記第１および第２の切換回路を制御するこ
とによって前記保持回路内のデータを反対に並べかえる
ようにしたことを特徴とする演算装置が得られる。
以下に本考案の一実施例について説明する。
第１図は本考案を用いた４ビツト演算装置のブロック図
である。
である。
１は重みを反転するデータと反転したデータを保持する
レジスタ、２は５の信号によってＡ側からＢ側へ、Ｃ側
からＤ側へ信号を転送する切換回路、３はレジスタ１の
読み出しを制御する読み出し制御信号、４はレジスタ１
ヘデ−タの書き込みを制御する書き込み制御信号、５は
重みを反転させるための切換回路制御信号、Ｒ１−Ｒ１
はレジスタ１の各要素でＲ１を最小の重みとし順に重み
づけしＲ１を最大の重みとする。
レジスタ、２は５の信号によってＡ側からＢ側へ、Ｃ側
からＤ側へ信号を転送する切換回路、３はレジスタ１の
読み出しを制御する読み出し制御信号、４はレジスタ１
ヘデ−タの書き込みを制御する書き込み制御信号、５は
重みを反転させるための切換回路制御信号、Ｒ１−Ｒ１
はレジスタ１の各要素でＲ１を最小の重みとし順に重み
づけしＲ１を最大の重みとする。
次に第１図を利用して重みを反転させる時の動作を説明
する。
する。
信号３によってレジスタ１の各要素のデータが切換回路
２のＡおよびＣ側に出力される。
２のＡおよびＣ側に出力される。
この時切換回路制御信号５が出力され、ＡおよびＣ側の
データがＢおよびＤ側へ転送される。
データがＢおよびＤ側へ転送される。
ここで切換回路Ｒ１の出力とＲ１の入力、Ｒ２の出力と
Ｒ３の入力、Ｒ１の出力とＲ１の入力を結び、重みを反
転したデータがレジスタの各要素Ｒ□からＲ４の入力端
子にセットされる。
Ｒ３の入力、Ｒ１の出力とＲ１の入力を結び、重みを反
転したデータがレジスタの各要素Ｒ□からＲ４の入力端
子にセットされる。
この時書き込み制御信号４によってレジスタにデータを
保持することによって、データの重みの反転の操作が完
了する。
保持することによって、データの重みの反転の操作が完
了する。
以上のように、重みを反転させる方法としてハードウェ
アを用いる方法は、従来のソフトウェアを用いる方法と
比べ、短い時間で、かつプログラムに負担をかけないで
重みを反転させることができる。
アを用いる方法は、従来のソフトウェアを用いる方法と
比べ、短い時間で、かつプログラムに負担をかけないで
重みを反転させることができる。
以上は４ビツトの重み反転演算回路の例を説明したが、
同様にしてかビット（ｎは自然数）においても同様の動
作を行なうことのできることは明白である。
同様にしてかビット（ｎは自然数）においても同様の動
作を行なうことのできることは明白である。
また、力＝１ビットのレジスタにおいても中央のビット
は重みを反転する時同じビットにデータを保持させるこ
とによって同様の動作を行なうことができる。
は重みを反転する時同じビットにデータを保持させるこ
とによって同様の動作を行なうことができる。
第１図は４ビツトの演算装置のブロック図である。
尚、図において、１・・・・・・４ビツトレジスタ、２
・・・・・・データの転送の切換を行なう切換回路、３
・・・・・・レジスタ１の読み出しを制御する読み出し
制御信号、４・・・・・・レジスタ１ヘデータを書き込
みを制御する書き込み制御信号、５・・・・・・切換回
路２のデータの転送を制御する切換回路制御信号である
。
・・・・・・データの転送の切換を行なう切換回路、３
・・・・・・レジスタ１の読み出しを制御する読み出し
制御信号、４・・・・・・レジスタ１ヘデータを書き込
みを制御する書き込み制御信号、５・・・・・・切換回
路２のデータの転送を制御する切換回路制御信号である
。
Claims (1)
- 複数ビットのデータを直列に保持する保持回路と、該保
持回路に保持されている前記複数ビットのデータのうち
上位側のビットの出力と下位側のビットの入力とを接続
する第１の切換回路と、下位側ビットの出力と上位側ビ
ットの入力とを接続する第２の切換回路とを含み、前記
第１および第２の切換回路を制御することによって前記
保持回路内部においてデータを反対に並べかえるように
したことを特徴とする演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078479U JPS6022422Y2 (ja) | 1979-02-20 | 1979-02-20 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078479U JPS6022422Y2 (ja) | 1979-02-20 | 1979-02-20 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55124036U JPS55124036U (ja) | 1980-09-03 |
| JPS6022422Y2 true JPS6022422Y2 (ja) | 1985-07-03 |
Family
ID=28852413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2078479U Expired JPS6022422Y2 (ja) | 1979-02-20 | 1979-02-20 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022422Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776633A (en) * | 1980-10-31 | 1982-05-13 | Hitachi Ltd | Signal processor |
-
1979
- 1979-02-20 JP JP2078479U patent/JPS6022422Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55124036U (ja) | 1980-09-03 |
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