JPS59124376A - デ−タ変換装置 - Google Patents
デ−タ変換装置Info
- Publication number
- JPS59124376A JPS59124376A JP57234177A JP23417782A JPS59124376A JP S59124376 A JPS59124376 A JP S59124376A JP 57234177 A JP57234177 A JP 57234177A JP 23417782 A JP23417782 A JP 23417782A JP S59124376 A JPS59124376 A JP S59124376A
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- JP
- Japan
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- bit
- screen
- data
- circuit
- shift register
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ＣＲＴ表示装置やドツト・プリンタ等の画面
用メモリにおける一価面データを回転変換するためのデ
ータ変換装置に関するものである。
用メモリにおける一価面データを回転変換するためのデ
ータ変換装置に関するものである。
第１図はＣＲＴ等の画面用メモリを説明する図である。
この種の画面用メモリは、一般のメモリと同様にアクセ
ス単位であるルビット構成の語から成り、それぞれの語
にはアドレスが付与されている。このようなアドレスと
画面上の表示位置とは固定された対応をもつ必要がない
が、以後の説明においてはアドレスを画面上の行（Ｘ方
向）成分ｔと列（Ｙ方向）成分ノ°に分離して表示し、
更にピット位置ｋｆ（ｉ、）、ｋ）で示す。いま、第１
図に示すように、番地Ｃｉ、ｊ）から（ｉ。
ス単位であるルビット構成の語から成り、それぞれの語
にはアドレスが付与されている。このようなアドレスと
画面上の表示位置とは固定された対応をもつ必要がない
が、以後の説明においてはアドレスを画面上の行（Ｘ方
向）成分ｔと列（Ｙ方向）成分ノ°に分離して表示し、
更にピット位置ｋｆ（ｉ、）、ｋ）で示す。いま、第１
図に示すように、番地Ｃｉ、ｊ）から（ｉ。
ｊ ＋ ｎ−１）の正方形の領域全９０°単位で回転し
再び画面上に表示させるために、通常使用されるソフト
ウェアによる操作を行うとすれば、先ず原画面を構成す
る各語を読出し、これをビット（画素）に分解した上で
各ビットにつき座標変換全行い、再び語単位組立てた後
に画面用メモリに戻すことが必要であり、これらの操作
がシリアルに行われるため高速化は困難である。。
再び画面上に表示させるために、通常使用されるソフト
ウェアによる操作を行うとすれば、先ず原画面を構成す
る各語を読出し、これをビット（画素）に分解した上で
各ビットにつき座標変換全行い、再び語単位組立てた後
に画面用メモリに戻すことが必要であり、これらの操作
がシリアルに行われるため高速化は困難である。。
本発明は、上記の考察に基づ（ものであって、ＣＲＴデ
ィスプレイ装置やドツト・プリンタの画面用メモリ等に
おける画面データの回転変換を高速に行い得るようにな
ったデータ変換装置を提供することを目的としている。
ィスプレイ装置やドツト・プリンタの画面用メモリ等に
おける画面データの回転変換を高速に行い得るようにな
ったデータ変換装置を提供することを目的としている。
そしてそのため、本発明のデータ変換装置は、記憶装置
上の任意の記憶領域にあり且つ画面上のル行×ル列の画
面領域に対応するルビット×ル語の記憶領域のデータ金
語単位で読出す読出し手段と、該読出し手段によって読
出されたデータの各ビットを２７４個の４ビツト循環シ
フトレジスタより成るシフトレジスタ集合に存在する１
個のビットと対応させて置数する置数手段と、上記２７
４個の４ピツト循環シフトンジスタを一斉に桁送りさせ
るクロック信号発生手段と、上記シフトレジスタ集合の
データを上記記憶装置上のルビット×が語の記憶領域に
語単位で格納する格納手段とを具備し、上記ル行×ル列
の画面領域に存在するル×ルの画素マトリックスを９０
°、１８０°、２７０°、３６０°回転したときに得ら
れる４２７４個の軌跡のうち同一軌跡上に存在する４個
の画素の画面上の位置を示す４個の座標点よりなる座標
点集合を上記１個の４ビツト循環シフトレジスタに対応
させると共に当該４ビツト循環シフトレジスタの各ピノ
）ｋ対応する座標点集合に属する１個の座標点に対応さ
せ、上記置数手段により上記ルビット×ル語の記憶領域
上の各ピッ）’（ｆ一対応する４ビツト循環シフトレジ
スタの対応するビット位置に置数し、上記格納手段によ
り上記シフトレジスタ集合の各ビラトラ上記ルビット×
ル語の記憶領域上の対応するピット位置に格納するよう
に構成したことを特徴とするものである。
上の任意の記憶領域にあり且つ画面上のル行×ル列の画
面領域に対応するルビット×ル語の記憶領域のデータ金
語単位で読出す読出し手段と、該読出し手段によって読
出されたデータの各ビットを２７４個の４ビツト循環シ
フトレジスタより成るシフトレジスタ集合に存在する１
個のビットと対応させて置数する置数手段と、上記２７
４個の４ピツト循環シフトンジスタを一斉に桁送りさせ
るクロック信号発生手段と、上記シフトレジスタ集合の
データを上記記憶装置上のルビット×が語の記憶領域に
語単位で格納する格納手段とを具備し、上記ル行×ル列
の画面領域に存在するル×ルの画素マトリックスを９０
°、１８０°、２７０°、３６０°回転したときに得ら
れる４２７４個の軌跡のうち同一軌跡上に存在する４個
の画素の画面上の位置を示す４個の座標点よりなる座標
点集合を上記１個の４ビツト循環シフトレジスタに対応
させると共に当該４ビツト循環シフトレジスタの各ピノ
）ｋ対応する座標点集合に属する１個の座標点に対応さ
せ、上記置数手段により上記ルビット×ル語の記憶領域
上の各ピッ）’（ｆ一対応する４ビツト循環シフトレジ
スタの対応するビット位置に置数し、上記格納手段によ
り上記シフトレジスタ集合の各ビラトラ上記ルビット×
ル語の記憶領域上の対応するピット位置に格納するよう
に構成したことを特徴とするものである。
以下、本発明を図面を参照しつつ説明する。
第２図は本発明の１実施例の概要全示す図、第３図は本
発明における変換回路の１実施例のブロック図、第４図
は画面上の正方形領域の１例を示す図、第５図は第４図
の正方形領域を回転した場合における互に関連せる位置
を示すものである。
発明における変換回路の１実施例のブロック図、第４図
は画面上の正方形領域の１例を示す図、第５図は第４図
の正方形領域を回転した場合における互に関連せる位置
を示すものである。
第４図は８×８の画素からなる正方形領域を示しており
、Ｘは列を示し、Ｙは行を示している。
、Ｘは列を示し、Ｙは行を示している。
左上隅位置は（０，０）とされ、右下隅位置は（７，７
）とされている。第４図の正方形領域全９０°回転する
と点（ｏ、ｏ）の画素は点（７，０）に移り、１８０６
回転すると点（０，０）の画素は点（７９７）に移り、
２７００回転すると点（ｏｒＯ）の画素は点（ｏ＋７）
に移る。
）とされている。第４図の正方形領域全９０°回転する
と点（ｏ、ｏ）の画素は点（７，０）に移り、１８０６
回転すると点（０，０）の画素は点（７９７）に移り、
２７００回転すると点（ｏｒＯ）の画素は点（ｏ＋７）
に移る。
第５図は第４図の正方形領域全０’ 、９００．２７０
’回転した場合における互に関連せる４個の点を組にし
て示すものである。第４図の正方形領域’ｉ９０’回転
すると、点（０，０）の画素は点（７，０）に移り、点
（７，０）の画素は点（７，７）に移り、点（７１７）
の画素は点（ｏ ｔ ７ ）に移り、点（０，７）の画
素は点（０１０）に移り、点（０，１）の画素は点（６
，０）に移り、点（６゜０）の画素は点（７，６）に移
り、点（７１６）の画素は点（１，７）に移り・点（ｉ
、７）の画素は点（ｏｔｘ）に移る。以下、図示のとお
りである。各粋の左側の数字は語アドレスを示し、右側
の数字はビット位置金示す。なお、語アドレスは、下記
ＯＡ□ないしＡ７に対応する。本発明は、第５図の各貸
金１つの４ビツト循環シフトレジスに対応付けたもので
ある。
’回転した場合における互に関連せる４個の点を組にし
て示すものである。第４図の正方形領域’ｉ９０’回転
すると、点（０，０）の画素は点（７，０）に移り、点
（７，０）の画素は点（７，７）に移り、点（７１７）
の画素は点（ｏ ｔ ７ ）に移り、点（０，７）の画
素は点（０１０）に移り、点（０，１）の画素は点（６
，０）に移り、点（６゜０）の画素は点（７，６）に移
り、点（７１６）の画素は点（１，７）に移り・点（ｉ
、７）の画素は点（ｏｔｘ）に移る。以下、図示のとお
りである。各粋の左側の数字は語アドレスを示し、右側
の数字はビット位置金示す。なお、語アドレスは、下記
ＯＡ□ないしＡ７に対応する。本発明は、第５図の各貸
金１つの４ビツト循環シフトレジスに対応付けたもので
ある。
第２図は本発明、の１実施例の概要を示す図、第３図は
本発明における変換回路の１実施例のブロック図である
。
本発明における変換回路の１実施例のブロック図である
。
第２図において、Ｇ１と０２はゲート、１は制御回路、
２は画面用メモリ、３はＲ／Ｗ（リード／ライト）回路
、４は変換回路をそれぞれ示している。また、第３図に
おいて、５−１ないし５−１６は４ビツト循環シフトレ
ジスタ、６−１ないし６−４はフリップ・フロップ、７
−１ないし７−４はＡＮＤ回路、８−１ないし８−４は
ＯＲ回路、９−１ないし９−４はＡＮＤ回路、１０−１
ないし１０−４はＡＮＤ回路、ＡＯないし７のそれぞれ
は画面上の８行×８列の正方形領域の行Ｏないし７のそ
れぞれに対応するアドレス、ＣＬＫはクロック、Ｓはシ
フト制御信号をそれぞれ示している。
２は画面用メモリ、３はＲ／Ｗ（リード／ライト）回路
、４は変換回路をそれぞれ示している。また、第３図に
おいて、５−１ないし５−１６は４ビツト循環シフトレ
ジスタ、６−１ないし６−４はフリップ・フロップ、７
−１ないし７−４はＡＮＤ回路、８−１ないし８−４は
ＯＲ回路、９−１ないし９−４はＡＮＤ回路、１０−１
ないし１０−４はＡＮＤ回路、ＡＯないし７のそれぞれ
は画面上の８行×８列の正方形領域の行Ｏないし７のそ
れぞれに対応するアドレス、ＣＬＫはクロック、Ｓはシ
フト制御信号をそれぞれ示している。
第２図の制御回路１は、ゲートＧ１と０２の制御、Ｒ／
Ｗ回路３に対するアドレスの供給制御、変換回路４に対
するアドレスの供給制御、変換回路４に対するクロック
ＣＬＫの供給制御、変換回路４に対するシフト制御信号
の供給制御などを行う。画面上の８×８ドツトの大きさ
の正方形領域の回転変換を行う場合、制御回路１は、ア
ドレスＡＯＫ対応するアドレス（ｔ、））ａ−Ｒ／Ｗ回
路３に送り・アドレスＡＯを変換回路４に送る。なお１
７０ツクＣＬＫは変換回路４に常時供給されているもの
とする。そして、制御回路１はゲート０２に開く。そう
すると、画面メモリ２のアドレス（Ｌ、））から読出さ
れた８ビツトのデーターは変換回路４の中のアドレスＡ
Ｏに対応する位置にセットされる。次に、制御回路１は
、Ｒ／ｗ回路３に対してアドレスＡ１に対応するアドレ
ス（ｉ。
Ｗ回路３に対するアドレスの供給制御、変換回路４に対
するアドレスの供給制御、変換回路４に対するクロック
ＣＬＫの供給制御、変換回路４に対するシフト制御信号
の供給制御などを行う。画面上の８×８ドツトの大きさ
の正方形領域の回転変換を行う場合、制御回路１は、ア
ドレスＡＯＫ対応するアドレス（ｔ、））ａ−Ｒ／Ｗ回
路３に送り・アドレスＡＯを変換回路４に送る。なお１
７０ツクＣＬＫは変換回路４に常時供給されているもの
とする。そして、制御回路１はゲート０２に開く。そう
すると、画面メモリ２のアドレス（Ｌ、））から読出さ
れた８ビツトのデーターは変換回路４の中のアドレスＡ
Ｏに対応する位置にセットされる。次に、制御回路１は
、Ｒ／ｗ回路３に対してアドレスＡ１に対応するアドレ
ス（ｉ。
）°＋１）を送り、アドレスＡ１を変換回路４に送り、
ゲー）Ｇ２’に開（。そうすると、画面用メモリ２のア
ドレス（ｉ、〕＋１）から読出されたデータが変換回路
４の中のアドレスＡ１で定まる位置にセットされる。以
下、同様な処理が８×８の正方形領域のデータを変換回
路４にセットするまで行われる。変換回路４に対する書
込み処理が全て完了した後制御回路１は、正方形領域の
画素マトリックス全９０６回転するときには１個のシフ
ト制御信号パルス’ｅ、１８０°回転するときには２個
のシフト制御信号パルスを、２７０°回転する場合には
３個のシフト制御信号パルス全変換回路４に送る。シフ
ト制御信号パルス全変換回路４に送った後、制御回路１
は、変換回路４にアドレスＡＯを送り、Ｒ／Ｗ回路３に
対してアドレス（ｔ、、））を送り、ゲート０１ｆｔ開
く。そうすると、回転された画素マトリックス全格納す
る正方形領域の第０行目（先頭の行）のデータが画面用
メモリのアドレス（ｉ、ｊ）に書込まれる。次に、制御
回路１は、変換回路４にアドレスＡ１を送り、Ｒ／Ｗ回
路３にアドレス（ｔ、）＋１）を送り、ゲートＧｌ’に
開く。以下、同様な処理が、画面用メモリのアドレス（
Ｌ、）＋７）に回転された画素マトリックス全格納する
正方形領域の第７行のデータが書込まれるまで行われる
。
ゲー）Ｇ２’に開（。そうすると、画面用メモリ２のア
ドレス（ｉ、〕＋１）から読出されたデータが変換回路
４の中のアドレスＡ１で定まる位置にセットされる。以
下、同様な処理が８×８の正方形領域のデータを変換回
路４にセットするまで行われる。変換回路４に対する書
込み処理が全て完了した後制御回路１は、正方形領域の
画素マトリックス全９０６回転するときには１個のシフ
ト制御信号パルス’ｅ、１８０°回転するときには２個
のシフト制御信号パルスを、２７０°回転する場合には
３個のシフト制御信号パルス全変換回路４に送る。シフ
ト制御信号パルス全変換回路４に送った後、制御回路１
は、変換回路４にアドレスＡＯを送り、Ｒ／Ｗ回路３に
対してアドレス（ｔ、、））を送り、ゲート０１ｆｔ開
く。そうすると、回転された画素マトリックス全格納す
る正方形領域の第０行目（先頭の行）のデータが画面用
メモリのアドレス（ｉ、ｊ）に書込まれる。次に、制御
回路１は、変換回路４にアドレスＡ１を送り、Ｒ／Ｗ回
路３にアドレス（ｔ、）＋１）を送り、ゲートＧｌ’に
開く。以下、同様な処理が、画面用メモリのアドレス（
Ｌ、）＋７）に回転された画素マトリックス全格納する
正方形領域の第７行のデータが書込まれるまで行われる
。
第３図は変換回路４の１実施例の構成を示すものである
。変換回路４は、１６個の４ビット循環シフトレジスタ
５−１ないし５−１６を有している。各循環シフトレジ
スタは同一構成を有している。４ビット循環シフトレジ
スタ５−１．５−２１・・・５−１６は、それぞれ第４
図の第１．２、・・・１６行くただし、先頭の行を第１
行とする）に対応している。フリップ・フロップ６−１
のＤ入力にはＯＲ回路８−１の出力が接続されている。
。変換回路４は、１６個の４ビット循環シフトレジスタ
５−１ないし５−１６を有している。各循環シフトレジ
スタは同一構成を有している。４ビット循環シフトレジ
スタ５−１．５−２１・・・５−１６は、それぞれ第４
図の第１．２、・・・１６行くただし、先頭の行を第１
行とする）に対応している。フリップ・フロップ６−１
のＤ入力にはＯＲ回路８−１の出力が接続されている。
ＯＲ回路８−１の上側入力はＡＮＤ回路９−１の出力に
接続され、下側入力はＡＮＤ回路７−１の出力に接続さ
れている。ＡＮＤ回路７−１の上側入力はフリップ・フ
ロップ６−４のＱ出力に接続され、下側入力にはシフト
制御信号が供給される。Ｎの９−１の左側入力は入力デ
ータ線のビット０に接続され、右側入力にはアドレスＡ
Ｏが供給される。
接続され、下側入力はＡＮＤ回路７−１の出力に接続さ
れている。ＡＮＤ回路７−１の上側入力はフリップ・フ
ロップ６−４のＱ出力に接続され、下側入力にはシフト
制御信号が供給される。Ｎの９−１の左側入力は入力デ
ータ線のビット０に接続され、右側入力にはアドレスＡ
Ｏが供給される。
ＡＮＤ回路１０−１の出力は出力データ線のピットＯに
接続され、ＡＮＤ回路の左側入力にはアドレスＡＯが供
給され、右側入力にはフリップ・フロップ６−１のＱ出
力が供給される。フリップ・フロップ６−２．６−３．
６−４の入出力側は、フリップ・フロップ６−１の入出
力側と同様な構成を示している。ＡＮＤ回路９−２には
アドレスＡ７と入力データのピッ）０とが供給され、凧
回路９−３にはアドレスＡ７と入力データのビット７が
入力され、ＡＮＤ回路９−４にはアドレスＡＯと入力デ
ータのビット７が接続されている。
接続され、ＡＮＤ回路の左側入力にはアドレスＡＯが供
給され、右側入力にはフリップ・フロップ６−１のＱ出
力が供給される。フリップ・フロップ６−２．６−３．
６−４の入出力側は、フリップ・フロップ６−１の入出
力側と同様な構成を示している。ＡＮＤ回路９−２には
アドレスＡ７と入力データのピッ）０とが供給され、凧
回路９−３にはアドレスＡ７と入力データのビット７が
入力され、ＡＮＤ回路９−４にはアドレスＡＯと入力デ
ータのビット７が接続されている。
ＡＮＤ回路１０−２の出力は出力データ線のビットＯに
接続され、ＡＮＤ回路１０−３の出力は出力データ線の
ビット７に接続され、ＡＮＤ回路１゜−４の出力は出力
データ線のビット７に接続されている。４ピツト循環シ
フト・レジスタ５−１（ｉ−１，２、・・・１６）にお
けるＡＮＤ回路９−１ないし９−４のそれぞれに入力さ
れるアドレス信号および入力データのビットは第５図の
第２行から明らかであると思われ、同様に４ビツト循環
シフトレジスタ５− ｉにおけるＡＮＤ回路１０−１な
いし１０−４の出力が接続される出力データ線上のビッ
トも第５図の第ｉ行から明らかであると思われる。１個
のシフト制御信号パルスが入力されると、各４ビツト循
環シフトレジスタ５−１．５−２、・・・５−１６の内
容は１ビツトだけ左シフトされることになる。４ビット
循環シフトレジスタ５−１によって、第４図の位置（０
，０）のデータが位置（７，０）に移され、位置（７，
０）のデータが位置（７，７）に移され、位置（７゜７
）のデータが位置（０，７）に移され、位置（ｏ、７）
のデータが位置（０，０）に移される。
接続され、ＡＮＤ回路１０−３の出力は出力データ線の
ビット７に接続され、ＡＮＤ回路１゜−４の出力は出力
データ線のビット７に接続されている。４ピツト循環シ
フト・レジスタ５−１（ｉ−１，２、・・・１６）にお
けるＡＮＤ回路９−１ないし９−４のそれぞれに入力さ
れるアドレス信号および入力データのビットは第５図の
第２行から明らかであると思われ、同様に４ビツト循環
シフトレジスタ５− ｉにおけるＡＮＤ回路１０−１な
いし１０−４の出力が接続される出力データ線上のビッ
トも第５図の第ｉ行から明らかであると思われる。１個
のシフト制御信号パルスが入力されると、各４ビツト循
環シフトレジスタ５−１．５−２、・・・５−１６の内
容は１ビツトだけ左シフトされることになる。４ビット
循環シフトレジスタ５−１によって、第４図の位置（０
，０）のデータが位置（７，０）に移され、位置（７，
０）のデータが位置（７，７）に移され、位置（７゜７
）のデータが位置（０，７）に移され、位置（ｏ、７）
のデータが位置（０，０）に移される。
以上の説明から明らかなように、本発明のデータ変換装
置はメモリと変換回路間のデータ転送動作金除けば、た
かだか３クロツクで終了し、画面データの回転変換を極
めて高速に実行できる。また、転送においてもアドレス
およびビット位置の反転等の制御が不要であり、極めて
簡明である。
置はメモリと変換回路間のデータ転送動作金除けば、た
かだか３クロツクで終了し、画面データの回転変換を極
めて高速に実行できる。また、転送においてもアドレス
およびビット位置の反転等の制御が不要であり、極めて
簡明である。
単位語長ルは画面上の１文字を１度に回転できる点で８
．１６．２４ビツトを選択することが望ましい。また、
実施例に２いてアドレスＡＯないしＡ７’にコード化す
ると共に、入力データ線ＤＩＯないしＤＩ７と出力デー
タ線ＤＯＯないしＤＯ７を両方向性インタフェースとす
ることＫより、信号線数全減少することができる。
．１６．２４ビツトを選択することが望ましい。また、
実施例に２いてアドレスＡＯないしＡ７’にコード化す
ると共に、入力データ線ＤＩＯないしＤＩ７と出力デー
タ線ＤＯＯないしＤＯ７を両方向性インタフェースとす
ることＫより、信号線数全減少することができる。
第１図はＣＲＴ等の画面用メモリを説明する図、第２図
は本発明の１実施例の概要を示す図、第３図は本発明に
おける変換回路の１実施例のブロック図、第４図は画面
上の正方形領域の１例を示す図、第５図は第４図の正方
形領域を回転した場合における互に関連する位置を示す
ものである。 Ｇ１と０２・・・ゲート、１・・・制御回路、２・・・
画面用メモリ、３・・・Ｒ／Ｗ （リード／ライト）回
路、４・・・変換回路、５−１ないし５−１６・・・４
ビツト循環シフトレジスタ、６−１ないし６−４・・・
スリップ・フロップ、７−１ないし７−４・・・ＡＮＤ
回路、８−１ないし８−４・・・ＯＲ回路、９−１ない
し９−４・・・ＡＮＤ回路、１０−１ないし１０−４・
・・ＡＮＤ回路、ＡＯな（・し７・・・画面上の８行×
８列の正方形領域の行Ｏないし７のそれぞれに対応する
アドレス、ＣＬＫ・・・クロック、Ｓ・・・シフト制御
信号。 大２図 −〉Ｘ 才４図 才５図
は本発明の１実施例の概要を示す図、第３図は本発明に
おける変換回路の１実施例のブロック図、第４図は画面
上の正方形領域の１例を示す図、第５図は第４図の正方
形領域を回転した場合における互に関連する位置を示す
ものである。 Ｇ１と０２・・・ゲート、１・・・制御回路、２・・・
画面用メモリ、３・・・Ｒ／Ｗ （リード／ライト）回
路、４・・・変換回路、５−１ないし５−１６・・・４
ビツト循環シフトレジスタ、６−１ないし６−４・・・
スリップ・フロップ、７−１ないし７−４・・・ＡＮＤ
回路、８−１ないし８−４・・・ＯＲ回路、９−１ない
し９−４・・・ＡＮＤ回路、１０−１ないし１０−４・
・・ＡＮＤ回路、ＡＯな（・し７・・・画面上の８行×
８列の正方形領域の行Ｏないし７のそれぞれに対応する
アドレス、ＣＬＫ・・・クロック、Ｓ・・・シフト制御
信号。 大２図 −〉Ｘ 才４図 才５図
Claims (1)
- 記憶装置上の任意の記憶領域にあり且つ画面上のル行×
ル列の画面領域に対応するルビット×ル語の記憶領域の
データを語単位で読出す読出し手段と、該読出し手段に
よって読出されたデータの各ビットｆ ｎ” ／ ４個
の４ビツト循環シフトレジスタより成るシフトレジスタ
集合に存在する１個のビットと対応させて置数する置数
手段と、上記が７４個の４ビツト循環シフトレジスタを
一斉に桁送りさせるクロック信号発生手段と、上記シフ
トレジスタ集合のデータを上記記憶装置上のルビット×
ル語の記憶領域に語単位で格納する格納手段と全具備し
、上記ル行×ル列の画面領域に存在するル×ルの画素マ
トリックスヲ９０°、１８０’、２７０６．３６０°回
転したときに得られるｎ２ ／ ４個の軌跡のうち同一
軌跡上に存在する４個の画素の画面上の位置を示す４個
の座標点よりなる座標点集合を上記１個の４ビツト循環
シフトレジスタに対応させると共に尚該４ビツト循環シ
フトレジスタの各ビット全対応する座標点集合に属する
１個の座標点に対応させ、上記置数手段により上記ルビ
ット×ル語の記憶領域上の各ビット全対応する４ビツト
循環シフトレジスタの対応するビット位置に置数し、上
記格納手段により上記シフトレジスタ集合の各ピッ）？
上記ルビット×ル語の記憶領域上の対応するビット位置
に格納するように構成したことを特徴とするデータ変換
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234177A JPS59124376A (ja) | 1982-12-30 | 1982-12-30 | デ−タ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57234177A JPS59124376A (ja) | 1982-12-30 | 1982-12-30 | デ−タ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124376A true JPS59124376A (ja) | 1984-07-18 |
| JPS6365152B2 JPS6365152B2 (ja) | 1988-12-14 |
Family
ID=16966874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57234177A Granted JPS59124376A (ja) | 1982-12-30 | 1982-12-30 | デ−タ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124376A (ja) |
-
1982
- 1982-12-30 JP JP57234177A patent/JPS59124376A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6365152B2 (ja) | 1988-12-14 |
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