JPH0217289Y2

JPH0217289Y2 -

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Publication number: JPH0217289Y2
Application number: JP1984038703U
Authority: JP
Priority date: 1984-03-17
Filing date: 1984-03-17
Publication date: 1990-05-15
Also published as: JPS60150416U

Description

【考案の詳細な説明】（産業上の利用分野）本考案は、デジタル回路を用いた電子機器など
のロジツク信号をアナログ信号と共に記録するこ
とのできるロジツクレコーダに関する。

（従来技術）従来、多チヤンネルのロジツク信号入力を記録
するレコーダとしてイベントレコーダが用いられ
ている。このイベントレコーダは、記録紙上を摺
動するペン先の動きでロジツク信号入力を記録す
るものである。また、通常のレコーダを用いる場
合には、ロジツク信号入力のアナログ信号入力と
同等に取り扱い、それをアナログ・デジタル変換
して記録している。なお、ロジツク信号とは論理
信号のことであり、デジタル信号と同等である。

（従来技術の問題点）このように、イベントレコーダは、記録紙上を
摺動するペン先の動きでロジツク信号入力を記録
するため、摺動過程でペン先が互いに当たり易
く、それを避けるために装置が大型化する。また
構造も複雑であり、多チヤンネルとするとコスト
高となる。このため、そのようなロジツクレコー
ダを大きく振れ易いアナログ記録を混在させると
それらの欠点が増加する。また、通常のレコーダ
でロジツク信号入力をアナログ信号入力として処
理すると、アナログ入力回路を備えなければなら
ないため、チヤンネル数が増大すればコスト高に
なる。

（考案の目的）本考案は、このような従来の問題点に着目して
なされたものであり、サンプリングデータを高速
にメモリに書込み、記録することにより、多チヤ
ンネル化とロジツク信号入力とアナログ信号入力
の混在記録とが容易で、低コストのロジツクレコ
ーダを提供しようとするものである。

（考案の概要）第１図は、本考案を明示する全体構成図であ
る。

本考案のロジツクレコーダは、ロジツク信号
Sl₁〜Sl₈の入るチヤンネルCHl₁〜CHl₈とアナロ
グ信号Sa₁〜Sa₃の入るチヤンネルCHa₁〜CHa₃
とを有し、チヤンネル例えばCHl₁とそのチヤン
ネルに入るロジツク信号例えばSl₁のレベル“０”
または“１”とによつて決定されるメモリ２８位
置にあるメモリセル１ビツトに、時系列的にロジ
ツク信号例えばSl₁を１ビツト構成のドツトデー
タとして書込むロジツク入力書込手段２３と、チ
ヤンネル例えばCHa₁に入るアナログ信号例えば
Sa₁をデジタル変換して出力するアナログ・デジ
タル変換器１０と、そのデジタル変換データをさ
らに１ワード１ビツト方式で構成して得たデータ
によつて決定されるメモリ２８の対応位置にある
メモリセル１ビツトに、アナログ信号例えばSa₁
を１ビツト構成のドツトデータとして書込むアナ
ログ入力書込手段２５と、メモリ２８に記憶され
た１ビツトのドツトデータを時系列的に対応する
ドツトとして印すグラフイツク・ドツトプリンタ
３６とを備えることを特徴とする構成となつてい
る。

（実施例）以下、添付図面に基づいて、本考案の実施例を
説明する。

第２図は、本考案の一実施例を示すブロツク図
である。同図において、CH₁〜CHl₈は、それぞ
れロジツク信号Sl₁〜Sl₈の入るチヤンネルであ
り、演算装置２２の入力ポート３０へと接続され
ている。CHa₁〜CHa₃は、それぞれアナログ信号
Sa₁〜Sa₃の入るチヤンネルであり、アナログ・
デジタル変換器（以下、Ａ／Ｄ変換器という）１
０へと接続されている。

Ａ／Ｄ変換器１０は、各CHa₁〜CHa₃へそれぞ
れ入つた電圧や電流などのアナログ信号Sa₁〜
Sa₃を、例えば１ワード８ビツト構成のデジタル
値に変換して、演算装置２２の入力ポート３０に
与えるものである。

１２はバツト表示・補間表示切換スイツチであ
り、電源側端子１４とアース側端子１６との接続
を切換える接触片１８が中間端子２０を経て入力
ポート３０に接続されている。接触片１８を電気
側端子１４に接続すると、演算装置２２により補
間表示用の１ビツトのドツトデータが作成される
が、アース側端子１６に接続すると補間表示用の
１ビツトのドツトデータは作成されない。

演算装置２２は、例えばマイクロコンピユータ
であり、中央処理装置（CPU）２４、読出し専
用メモリ（ROM）２６、読出し書込み可能メモ
リ（RAM）２８、入力ポート３０、出力ポート
３２、バスライン３４などから構成されている。
CPU２４は、マイクロコンピユータの頭脳部に
相当し、制御演算を行ない、ROM２６から取出
した処理プログラム命令によつて、データに対す
る算術、論理演算、その他の処理を実行する。こ
のため、周辺装置に対し作動の指示と制御を行な
うと共に、周辺装置からの制御に従う。ROM２
６には、CPU２４の制御プログラムが格納され
ており、ロジツク入力書込処理プログラム、アナ
ログ入力書込処理プログラムなどが含まれてい
る。RAM２８は、ロジツク信号入力やアナログ
信号入力を処理して記憶する入力データメモリ、
CPU２４の演算結果などを記憶するメモリ、入
力データや補間ブータを１ビツトのドツトデータ
として記憶するバツフアメモリなどを含んでい
る。入力ポート３０は前述したようにロジツク入
力チヤンネルCHl₁〜CHl₈，Ａ／Ｄ変換器１０、
ドツト表示・補間表示切換スイツチ１２などに接
続している。出力ポート３２は、グラフイツク・
ドツトプリンタ３６に接続する。バスライン３４
は、これらを接続するためのアドレスバスライ
ン、データバスライン、制御バスラインなどを含
み、周辺装置にも結合している。

グラフイツク・ドツトプリンタ３６は、ドツト
表示・補間表示切換スイツチ１２の操作によつ
て、自由にドツト表示と補間表示とを選択して記
録する。このためドツト表示時には、バツフアメ
モリに記憶されたロジツク信号入力やアナログ信
号入力などの入力データのみに基づく１ビツト構
成のドツトデータがドツトとして記録紙上に印さ
れ、補間表示時には、バツフアメモリに、それら
のドツトデータに、さらに補間表示用の１ビツト
構成のドツトデータが加えられて記憶されドツト
として印される。このようにして、記録紙上に、
例えば横軸として時間軸（行目盛）をとり、縦軸
のドツトデータによつて定まる相当位置にドツト
を印して、ロジツク信号入力とアナログ信号入力
などを記録していく。

次に、本考案の一実施例の動作を説明する。

第３図、第４図および第５図は、ロジツク入力
書込処理プログラムのフローチヤートであり、
P₁〜P₄₀のステツプにより実行される。第６図は、
アナログ入力書込処理プログラムのフローチヤー
トであり、P₄₁〜P₅₂のステツプにより実行され
る。第７図は、記録紙１目盛（１行）分に相当す
るバツフアメモリへのドツトデータ記憶例図であ
る。

同上第３図、第４図および第５図において、時
系列的に各ロジツク信号がそれぞれのチヤンネル
に入ると、先ずP₁で、CHl₁に入るロジツク信号
Sl₁のレベルが“１”か、判定する。YESの場合
にはP₂へ行く。

P₂で、CHl₁と“１”とによつて決定される所
定のメモリ位置にあるメモリセル１ビツトに、１
ビツトのドツトデータを書込む。

P₃で、補間表示用のドツトデータを作成、記
憶する。この補間表示とは、入力信号が急激に、
例えばCHl₁のロジツク信号Sl₁が“１”から
“０”に変わつた場合などに行なうものであり、
各入力データに基づくドツトデータ間を補間ドツ
トデータにより補ない連続的な記録となるように
つなぎ、表示を見易くするものである。そのた
め、入力データのみによる１ビツト構成のドツト
データの書込みと、入力データによるドツトデー
タに、さらに補間表示用の１ビツト構成のドツト
データを加えた書込みとが、ドツト表示・補間表
示切換スイツチ１２の操作によつて自由に選択さ
れる。なお、補間表示に関しては、本出願人によ
つて先に出願された特願昭58−95391号（特開昭
59−220614号公報）に詳細な説明がある。

P₁でNOの場合には、P₄へ行く。P₄で、CH₁と
“０”とによつて決定される所定のメモリ位置に
あるメモリセル１ビツトに、１ビツトのドツトデ
ータを書込む。P₅で、P₃と同様に補間表示用の
ドツトデータを作成、記憶する。

以下、CHl₂のロジツク信号Sl₂に関しては、P₆
〜P₁₀のステツプにより、CHl₃のロジツク信号
Sl₃に関しては、P₁₁〜P₁₅のステツプにより、
CHl₄のロジツク信号Sl₄に関しては、P₁₆〜P₂₀の
ステツプにより、CHl₅のロジツク信号Sl₅に関し
ては、P₂₁〜P₂₅のステツプにより、CHl₆のロジ
ツク信号Sl₆に関してはP₂₆〜P₃₀のステツプによ
り、CHl₇のロジツク信号Sl₇に関しては、P₃₁〜
P₃₅のステツプにより、Cl₈のロジツク信号Sl₈に
関しては、P₃₆〜P₄₀のステツプにより、それぞれ
同様な処理が実行される。

同上第６図において、時系列的に、各アナログ
信号がそれぞれのチヤンネルに入ると、まずP₄₁
で、CHa₁に入るSa₁に基づくデジタル変換入力
データを読み込む。

P₄₂で、そのデジタル変換入力データを１ワー
ド１ビツト方式で、構成する。この１ワード１ビ
ツト方式とは、例えば１ワード８ビツト構成のメ
モリをドツトデータを記憶するために１ワード１
ビツトに再構成して使用するもので、デジタル変
換入力データの内容を８で割り、その商で１ワー
ド８ビツト構成の該当するバイトの番地を決定
し、そのあまりでそのバイト中の該当する１ビツ
トの位置を定め、その１ビツトをそれまでの
“０”から“１”に変換し、ドツトデータとして
記憶するものである（しかし、次のP₄₃で、ドツ
トデータの記憶位置はCHa₁による制限を受け
る）。なお、１ワード１ビツト方式に関しては、
本出願人によつて先に出願された特開昭58−
93225号（特開昭59−218544公報）、特願昭58−
95391号（特開昭59−220614号公報）などに詳細
な説明がある。

P₄₃で、CHa₁と１ワード１ビツト方式で構成し
たデータとによつて決定されるメモリ位置のメモ
リセル１ビツトを“１”としてドツトデータを記
憶する。

P₄₄で、補間表示用のドツトデータを作成し、
記憶する。

以下、CHa₂のアナログ信号Sa₂に関しては、
P₄₅〜P₄₈のステツプにより、CHa₃のアナログ信
号Sa₃に関しては、P₄₉〜P₅₂のステツプにより、
それぞれ同様な処理が実行される。なお、上記各
メモリ位置は入力チヤンネルCHa₁，CHa₂，
CHa₃に拘束されずに、各アナログ信号Sa₁，
Sa₂，Sa₃に基づく１ワード１ビツト方式で構成
したデータのみによつてそれぞれ決定することも
できる。

このようにして、時系列的に入るロジツク信号
とアナログ信号とを、いずれも１ビツトのドツト
データとして作成し、高速にメモリに書込んで行
く。なお、補間表示をする場合には、補間表示用
の１ビツトのドツトデータが書込まれる。

次に、入力データメモリに書込まれたドツトデ
ータをプリントするためにバツフアメモリにドツ
トデータを移す。記録紙の１目盛（１行）分に相
当するバツフアメモリは、第７図に示されるよう
に256ビツトのメモリセルを有し、この各ビツト
はグラフイツク・ドツトプリンタ３６の有するド
ツト数２５６とそれぞれ対応する。例えば、
CHl₁のロジツク信号Sl₁の“１”と“０”とを、
入力データメモリにそれぞれ１ビツトのドツトデ
ータとして書込んだ後、バツフアメモリの先頭番
地Ｂからそれぞれ斜線で示したＢ＋29番地のb₇ビ
ツト、Ｂ＋27番地のb₃ビツトにそれぞれ移すと、
Ｂ＋29番地のb₇ビツトはグラフイツク・ドツトプ
リンタ３６の一番下のドツトから240番目のドツ
トに、Ｂ＋27番地のb₃のビツトは220番目のドツ
トにそれぞれ対応する。このようにして、バツフ
アメモリにロジツク信号入力を記憶するには、各
ロジツク入力記憶用に２ビツト用いるから８チヤ
ンネルで16ビツトあればよく、他のビツトはアナ
ログ入力記憶用に用いられる。

次に、記録紙１目盛（１行）分に相当するドツ
トデータをバツフアメモリに移し終えた後、グラ
フイツク・ドツトプリンタ３６によつて対応する
ドツトが印される。このバツフアメモリへのドツ
トデータの書込みと、目盛を移動した記録紙への
ドツトの印しとが繰返されて、時系列的に第８図
のようなロジツク信号入力とアナログ信号入力と
の記録が同一紙上にドツトから成る各波形として
描かれていく。なお、アナログ信号入力に基づく
メモリの記憶位置をチヤンネルに拘束されずに、
１ワード１ビツト方式で構成したデータのみによ
つて決定すると、ロジツク信号入力の記録領域ま
でアナログ信号入力を広く書くことができる。

なお、本実施例では、ロジツク信号入力もデジ
タル変換したアナログ信号入力も、１ビツトのド
ツトデータに変換した後（補間表示用の１ビツト
のドツトデータも加えて）、入力データメモリに
書込み、その後ドツトを印すためにバツフアメモ
リに移しているが、そのまま、例えば１ワード８
ビツト構成のままで、入力データメモリに書込
み、バツフアメモリに移す時点で、１ビツトのド
ツトデータを作成することもできる。

また、本実施例では、ロジツク信号入力とデジ
タル変換したアナログ信号入力とを、マイクロコ
ンピユータの入力ポート３０に入れているが、そ
れらの入力を直接マイクロコンピユータのメモリ
に書込むダイレクトメモリアクセス法を採用する
こともできる。

（考案の効果）以上説明した本考案によれば、ロジツク信号入
力、アナログ信号入力に拘らず、全ての入力デー
タを１ビツトのドツトデータとして構成し、高速
にメモリに書込むことができるので、高速現象が
記録でき、後でゆつくり再生することにより微小
なジツタも観測できる。メモリを増設することな
く、多量のサンプリングデータをメモリに書込め
るので、多チヤンネル化と、ロジツク信号入力と
アナログ信号入力との混在記録も容易である。当
然、ロジツク信号入力はその論理により予め定め
られたメモリ位置に書込めることから、ロジツク
信号入力用にＡ／Ｄ変換器を増設したり、メモリ
を増設する必要がない。グラフイツク・ドツトプ
リンタを用いているので、チヤンネル数が増加し
てもコストは上らず、ロジツク信号入力とアナロ
グ信号入力との混在記録も容易に行なえる。ま
た、バツフアメモリを中心とするハードウエア
は、アナログ入力用のメモリレコーダ（又はレコ
ーダ）の一部を変更するだけで用いることができ
る。

【図面の簡単な説明】

第１図は、本考案を明示する全体構成図であ
る。第２図は、本考案の一実施例を示すブロツク
図である。第３図、第４図および第５図は、ロジ
ツク入力書込処理プログラムのフローチヤートで
ある。第６図は、アナログ入力書込処理プログラ
ムのフローチヤートである。第７図は、記録紙１
目盛（１行）分に相当するバツフアメモリへのド
ツトデータ記憶例図である。第８図は、ロジツク
信号入力とアナログ信号入力との記録例図であ
る。１０……Ａ／Ｄ変換器、２２……演算装置、２
３……ロジツク入力書込手段、２５……アナログ
入力書込手段、２８……メモリ、３６……グラフ
イツク・ドツトプリンタ。

Claims

【実用新案登録請求の範囲】

ロジツク信号の入るチヤンネルとアナログ信号
の入るチヤンネルとを有するロジツクレコーダに
おいて、チヤンネルとそのチヤンネルに入るロジ
ツク信号のレベルとによつて決定されるメモリ位
置にあるメモリセル１ビツトに、時系列的にロジ
ツク信号入力を１ビツト構成のドツトデータとし
て書込むロジツク入力書込手段と、チヤンネルに
入るアナログ信号をデジタル信号に変換して出力
するアナログ・デジタル変換器と、そのデジタル
変換データをさらに１ワード１ビツト方式で構成
して得たデータによつて決定されるメモリ位置の
メモリセル１ビツトに、時系列的にアナログ信号
入力を１ビツト構成のドツトデータとして書込む
アナログ入力書込手段と、メモリに記憶された１
ビツトのドツトデータを時系列的に対応するドツ
トとして印すグラフイツク・ドツトプリンタとを
備えることを特徴とするロジツクレコーダ。