JPS60171741A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60171741A JPS60171741A JP2902684A JP2902684A JPS60171741A JP S60171741 A JPS60171741 A JP S60171741A JP 2902684 A JP2902684 A JP 2902684A JP 2902684 A JP2902684 A JP 2902684A JP S60171741 A JPS60171741 A JP S60171741A
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- Japan
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- layer
- interlayer insulating
- insulating layer
- wiring
- electrode
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、半導体装置の製造方法に関する。特に、多層
配線を有する半導体装置の製造方法の改良に関する。
配線を有する半導体装置の製造方法の改良に関する。
（２）技術の背景
半導体装置の集積度を向上するため、金属配線を１層間
絶縁層を介して複数層形成する多層配線構造の半導体装
置が広く使用されている。
絶縁層を介して複数層形成する多層配線構造の半導体装
置が広く使用されている。
多層配線は必然的に段差をともない、上層の金属配線は
凹凸を有する面上に形成されることになり、 ｔｒｉ線
の危険性が大きい、そのため、配線各層は極力平旦化し
て上記の欠点を袖うようにすることが望ましい。
凹凸を有する面上に形成されることになり、 ｔｒｉ線
の危険性が大きい、そのため、配線各層は極力平旦化し
て上記の欠点を袖うようにすることが望ましい。
（３）従来技術と問題点
従来技術における。多層配線の平旦化手段の一例に下記
の如き方法がある。
の如き方法がある。
まず、第１層金属電極のパターニングが終了したら、ウ
ェー八全面に二酸化シリコン、ＰＳＧ等の層間絶縁層を
厚く（第１層金属電極の厚さの２倍程瓜）形成し、その
上に、レジストをスピンコードして表面が平旦なレジス
ト膜を形成し。
ェー八全面に二酸化シリコン、ＰＳＧ等の層間絶縁層を
厚く（第１層金属電極の厚さの２倍程瓜）形成し、その
上に、レジストをスピンコードして表面が平旦なレジス
ト膜を形成し。
エツチングレートがレジス）［に対しても上記の層間絶
縁層に対しても同一であるリアクティブイオンエツチン
グ法等のドライエツチング法を使用して１層間絶縁層の
凹部より深くエツチングして絶縁層を滑らかにして平担
化される手法である。
縁層に対しても同一であるリアクティブイオンエツチン
グ法等のドライエツチング法を使用して１層間絶縁層の
凹部より深くエツチングして絶縁層を滑らかにして平担
化される手法である。
たＣ１この手法は、層間絶縁層をかなり厚く形成する必
要があるため、この層間絶縁層にＰＳＧ等凹凸を有する
面上におけるカバーレッジに問題を有する材料を使用す
ると平旦化が実現せず、また、リアクティブイオンエツ
チング法は制御が必ずしも容易ではないから、ウェーハ
の全面で均一なエツチングを実現することが容易ではな
く、必ずしも満足すべき程瓜の歩留が１’Ｊられ難いと
いう欠点がある。
要があるため、この層間絶縁層にＰＳＧ等凹凸を有する
面上におけるカバーレッジに問題を有する材料を使用す
ると平旦化が実現せず、また、リアクティブイオンエツ
チング法は制御が必ずしも容易ではないから、ウェーハ
の全面で均一なエツチングを実現することが容易ではな
く、必ずしも満足すべき程瓜の歩留が１’Ｊられ難いと
いう欠点がある。
（４）発明の１」的
本発明のＬ１的は、かかる欠点をともなわない、多層配
線を有する半導体装置の製造方法を提供することにある
。
線を有する半導体装置の製造方法を提供することにある
。
（５）発明の構成
本発明の構成は、半導体上に設けられた所定パターンの
第１の配線層上に第１の層間絶縁層を形成し、該第１の
層間絶縁層上にアモルファスシリコン層を形成し、該ア
モルファスシリコン層をボリッシして平旦化し、該＋１
化されたアモルファスシリコン層上に第２の層間絶縁層
を形成し、該第２の層間絶縁層上に第２の配線層を形成
する工程を含む半導体装置の製造方法にある。
第１の配線層上に第１の層間絶縁層を形成し、該第１の
層間絶縁層上にアモルファスシリコン層を形成し、該ア
モルファスシリコン層をボリッシして平旦化し、該＋１
化されたアモルファスシリコン層上に第２の層間絶縁層
を形成し、該第２の層間絶縁層上に第２の配線層を形成
する工程を含む半導体装置の製造方法にある。
換言すれば、本発明は、（イ）従来技術における平旦化
工程に使用される層間絶縁層を２層に分離してその厚さ
を減少してカバーレッジを改良し、（ロ）ウェーハの全
面において均一に制御することの容易でないリアクティ
ブイオンエツチング法ノ、に代えて制御の比較的容易な
ポリフシ法を使用してウェーハ全面において均一な平旦
化を可能とし、（ハ）ポリフシ法を使用することを可能
とするため、２層に分離された層間絶縁層の間にポリン
シしやすいアモルファスシリコン層を介在させたもので
ある。なお、第１の層間絶縁層の形成１４′♂は、二Ｍ
化シリコン、ＰＳＧ、窒化シリコンよりなる薄層を形成
する工程の他に、アルミニウム電極Ｌ極の陽極酸化法を
使用してアルミニウム電極の表面を酸化アルミニウムに
転換する工程をもってなしてもよい。また、ポリンシ工
程は、ボリッン剤として水酸化カリウムと酸−化アルミ
ニウムと水との混合液を使用してなすと研摩率が均一と
なり良好である。
工程に使用される層間絶縁層を２層に分離してその厚さ
を減少してカバーレッジを改良し、（ロ）ウェーハの全
面において均一に制御することの容易でないリアクティ
ブイオンエツチング法ノ、に代えて制御の比較的容易な
ポリフシ法を使用してウェーハ全面において均一な平旦
化を可能とし、（ハ）ポリフシ法を使用することを可能
とするため、２層に分離された層間絶縁層の間にポリン
シしやすいアモルファスシリコン層を介在させたもので
ある。なお、第１の層間絶縁層の形成１４′♂は、二Ｍ
化シリコン、ＰＳＧ、窒化シリコンよりなる薄層を形成
する工程の他に、アルミニウム電極Ｌ極の陽極酸化法を
使用してアルミニウム電極の表面を酸化アルミニウムに
転換する工程をもってなしてもよい。また、ポリンシ工
程は、ボリッン剤として水酸化カリウムと酸−化アルミ
ニウムと水との混合液を使用してなすと研摩率が均一と
なり良好である。
（６）発明の実施例
以下、図面を参照しつ一木発明の実施例に係る多層配線
を有する半導体装置の製造方法の一部すなわち多層配線
間の層間絶縁層の平旦化工程について説明する。
を有する半導体装置の製造方法の一部すなわち多層配線
間の層間絶縁層の平旦化工程について説明する。
第１図参照
素子が形成されたシリコン層１”＋７）表面を覆うフィ
ールド絶縁膜２の所望の位置に電極コンタクト窓を形成
して、ここに、アルミニウム膜よりなる電極３を形成し
た後、ｆ：ｔＳｌの層間絶縁層としてのＰＳＧ層４を２
．０００〜３．０００大の厚さに形成する。この工程は
ＣＶＤ法等を使用するが、Ｊ′Ｉさが薄いので、力へ−
レッジが極めて良好となる。
ールド絶縁膜２の所望の位置に電極コンタクト窓を形成
して、ここに、アルミニウム膜よりなる電極３を形成し
た後、ｆ：ｔＳｌの層間絶縁層としてのＰＳＧ層４を２
．０００〜３．０００大の厚さに形成する。この工程は
ＣＶＤ法等を使用するが、Ｊ′Ｉさが薄いので、力へ−
レッジが極めて良好となる。
つりいて、アモルファスシリコン層５を５．０００大程
度の厚さにプラズマＣＶＤ法で成長する。
度の厚さにプラズマＣＶＤ法で成長する。
１５２図参照
次に、水酸化カリウムと酸化アルミニウムと水との混合
液よりなる研摩剤を使用してポリッシする。この工程は
、電極３上の領域において第１の層間絶縁層としてのＰ
Ｓ Ｇ Ｍ４４が露出する程度にＣ１なう。ポリッシ
ング工程は制御が容易であるから、ウェーハの全面にお
いて均一に厚さが減少し、ウェーハの全面において、電
極３上には。
液よりなる研摩剤を使用してポリッシする。この工程は
、電極３上の領域において第１の層間絶縁層としてのＰ
Ｓ Ｇ Ｍ４４が露出する程度にＣ１なう。ポリッシ
ング工程は制御が容易であるから、ウェーハの全面にお
いて均一に厚さが減少し、ウェーハの全面において、電
極３上には。
第１の層間絶縁層４が均一な厚さに残留することになる
。
。
第３図参照
第２の層間絶縁層としてのＰＳＧ層６を７．０００〜８
．０００大程度の厚さに形成する。この形成工程は通常
のＣＶＤ法をもって可能であるが、その下層たる第１の
層間絶縁層４と残留したアモルファスシリコン層５は平
旦化されているので、第２の層間絶縁層６も平旦であり
、ウェーハ全面において均一な厚さとなる。
．０００大程度の厚さに形成する。この形成工程は通常
のＣＶＤ法をもって可能であるが、その下層たる第１の
層間絶縁層４と残留したアモルファスシリコン層５は平
旦化されているので、第２の層間絶縁層６も平旦であり
、ウェーハ全面において均一な厚さとなる。
なお、この工程はプラズマ酸化法を使用しても１丁能で
ある。
ある。
所望の領域に電極・配線コンタクト窓を形成した後、第
２の層間絶縁ｆｉＢ上にアルミニウム膜よりなる第２層
電極・配線７を形成する。
２の層間絶縁ｆｉＢ上にアルミニウム膜よりなる第２層
電極・配線７を形成する。
最後にＰＳＧｌｌｉ８を形成する。なお、金属配線を３
層にするときは、上記の工程を複数回繰り返すごとは云
うまでもない。
層にするときは、上記の工程を複数回繰り返すごとは云
うまでもない。
（７）発明の詳細
な説明せるとおり、本発明によれば、居間絶縁層のカバ
ーレッジの不良およびドライエツチングの制御不容易性
に起因する欠点を有しない、多層配線を有する半導体装
置の製造方法を提供するこ゛とができる。
ーレッジの不良およびドライエツチングの制御不容易性
に起因する欠点を有しない、多層配線を有する半導体装
置の製造方法を提供するこ゛とができる。
第１−第３図は本発明の実施例に係る半導体装置の製造
方法の各主要工程完了後の状態を示す基板断面図である
。 ｌ・噂やシリコン層、 ２・＠−フィールド絶縁膜、３
・・・電極、４・・拳第１の層間絶Ｍｒ （ＰＳＧｍ）
、 ５・・−アモルファスシリコン層、 ６・Φ−第２
の層間絶縁層（ＰＳＧ層）、７・・・第２層電極・配線
、８・嗜・ＰＳＧＩＩ！。
方法の各主要工程完了後の状態を示す基板断面図である
。 ｌ・噂やシリコン層、 ２・＠−フィールド絶縁膜、３
・・・電極、４・・拳第１の層間絶Ｍｒ （ＰＳＧｍ）
、 ５・・−アモルファスシリコン層、 ６・Φ−第２
の層間絶縁層（ＰＳＧ層）、７・・・第２層電極・配線
、８・嗜・ＰＳＧＩＩ！。
Claims (1)
- 【特許請求の範囲】 半導体上に設けられた所定パターンの第１の配線層上に
第１の居間絶縁層を形成し、該第１の居間絶縁層上にア
モルファスシリコン層を形成し。 該アモルファスシリコン層をボリッシして平旦化し、該
平μ化されたアモルファスシリコン層上に第２の層間絶
縁層を形成し、該第２の層間絶縁層上に第２の配線層を
形成する工程を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2902684A JPS60171741A (ja) | 1984-02-17 | 1984-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2902684A JPS60171741A (ja) | 1984-02-17 | 1984-02-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60171741A true JPS60171741A (ja) | 1985-09-05 |
Family
ID=12264898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2902684A Pending JPS60171741A (ja) | 1984-02-17 | 1984-02-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171741A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5314845A (en) * | 1989-09-28 | 1994-05-24 | Applied Materials, Inc. | Two step process for forming void-free oxide layer over stepped surface of semiconductor wafer |
| US5354387A (en) * | 1989-09-28 | 1994-10-11 | Applied Materials, Inc. | Boron phosphorus silicate glass composite layer on semiconductor wafer |
-
1984
- 1984-02-17 JP JP2902684A patent/JPS60171741A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5314845A (en) * | 1989-09-28 | 1994-05-24 | Applied Materials, Inc. | Two step process for forming void-free oxide layer over stepped surface of semiconductor wafer |
| US5354387A (en) * | 1989-09-28 | 1994-10-11 | Applied Materials, Inc. | Boron phosphorus silicate glass composite layer on semiconductor wafer |
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