JPS60139082A - サンプリングクロツク再生回路 - Google Patents
サンプリングクロツク再生回路Info
- Publication number
- JPS60139082A JPS60139082A JP58246401A JP24640183A JPS60139082A JP S60139082 A JPS60139082 A JP S60139082A JP 58246401 A JP58246401 A JP 58246401A JP 24640183 A JP24640183 A JP 24640183A JP S60139082 A JPS60139082 A JP S60139082A
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- JP
- Japan
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- clock
- circuit
- signal
- counters
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
- H04N7/0352—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for regeneration of the clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は文字多重放送システムの受信機におけるデー
タサンプリング回路等に使用されるサンプリングクロッ
ク再生回路に関する。
タサンプリング回路等に使用されるサンプリングクロッ
ク再生回路に関する。
［発明の技術的背景とその問題点］
文字多重システムにおける文字情報は、テレビジョン信
号の垂直走査期間の１０Ｈ目〜２１Ｈ目の水平走査期間
にデジタル信号として重畳されて伝送される。この文字
多重信号のフォーマツ１〜は、第１図に示すように、１
６ビツトのクロックランイン信号ＣＲ，８ビットのフレ
ーミングコードＦＣ′、データ部りを基本的に有する。
号の垂直走査期間の１０Ｈ目〜２１Ｈ目の水平走査期間
にデジタル信号として重畳されて伝送される。この文字
多重信号のフォーマツ１〜は、第１図に示すように、１
６ビツトのクロックランイン信号ＣＲ，８ビットのフレ
ーミングコードＦＣ′、データ部りを基本的に有する。
なお）ＩＤは水平同期信号である。クロックランイン信
号ＯＲは、１０１０１０１０１０１０１０１０のデジタ
ル信号であり、文字多重信号の基準位相情報として利用
される。データ部りには、文字データ、キャラクタデー
タ、色コードデータ、制御データなどが挿入される。
号ＯＲは、１０１０１０１０１０１０１０１０のデジタ
ル信号であり、文字多重信号の基準位相情報として利用
される。データ部りには、文字データ、キャラクタデー
タ、色コードデータ、制御データなどが挿入される。
上記の文字多重信号を受信する受信機にては、前ｊｉ！
クロックランイン信＠ＣＲに位相同期したサンプリング
クロックを再生し、このサンプリングクロックによって
データサンプリングが行われる。
クロックランイン信＠ＣＲに位相同期したサンプリング
クロックを再生し、このサンプリングクロックによって
データサンプリングが行われる。
第２図は従来のサンプリングクロック再生回路を示す。
発信回路１１は、８ｆｓｃ（ｆｓｃ：色副搬送波周波数
）の周波数で発信する。この周波数は、文字多重信号の
伝送レート（８１５ｘｆｓｃ）の５倍の周波数に相当す
る。従って、発信回路１１の発信出力が１１５分周回路
１２によって分周されることによって、サンプリングク
ロックＳＰが得られる。１３はＲＳフリップ７０ツブ回
路である。
）の周波数で発信する。この周波数は、文字多重信号の
伝送レート（８１５ｘｆｓｃ）の５倍の周波数に相当す
る。従って、発信回路１１の発信出力が１１５分周回路
１２によって分周されることによって、サンプリングク
ロックＳＰが得られる。１３はＲＳフリップ７０ツブ回
路である。
このＲＳＳフリップフロラフ路１３は、クロックランイ
ン信号ＣＲの前に位置するセットパルスＳ１によってセ
ットされ、クロックランイン信号ＣＲの初めのパルスに
よってリセットされる。これによって、ＲＳＳフリップ
フロラフ路１３からは、１１５分周回路１２に対するリ
セットパルスＳ２が得られる。
ン信号ＣＲの前に位置するセットパルスＳ１によってセ
ットされ、クロックランイン信号ＣＲの初めのパルスに
よってリセットされる。これによって、ＲＳＳフリップ
フロラフ路１３からは、１１５分周回路１２に対するリ
セットパルスＳ２が得られる。
第３図は上記したサンプリングクロック再生回路の各部
信号波形を示している。ＲＳＳフリップフロラフ路１３
は、第３図（ａ）に示すセットパルスＳ１によってセッ
トされる。第３１１（ｂ）に示す文字多重信号は、イン
バータ１４を介して反転された信号（第３図（Ｃ）に示
す）となり、Ｒ８７リツプ７０ツブ回路１３のリセット
端子に加えられる。従って１、ＲＳフリップ７０ツブ回
路１３の出力Ｓ２はクロックランイン信号ＣＲの初めの
パルスに位相同期して１１５分周回路１２をリセットす
ることになる。この結果、１１５分周回路１２の出力、
つまりサンプリングクロックＳＰは、クロックランイン
信号ＯＲに位相同期することになる。
信号波形を示している。ＲＳＳフリップフロラフ路１３
は、第３図（ａ）に示すセットパルスＳ１によってセッ
トされる。第３１１（ｂ）に示す文字多重信号は、イン
バータ１４を介して反転された信号（第３図（Ｃ）に示
す）となり、Ｒ８７リツプ７０ツブ回路１３のリセット
端子に加えられる。従って１、ＲＳフリップ７０ツブ回
路１３の出力Ｓ２はクロックランイン信号ＣＲの初めの
パルスに位相同期して１１５分周回路１２をリセットす
ることになる。この結果、１１５分周回路１２の出力、
つまりサンプリングクロックＳＰは、クロックランイン
信号ＯＲに位相同期することになる。
しかしながら、上記のサンプリングクロック再生回路に
よると、クロックランイン信号ＯＲの先頭の１個のパル
スでサンプリング位相を決定するので、その部分がノイ
ズにより歪んでいる場合には誤った位相のサンプリング
クロックを再生することになる。
よると、クロックランイン信号ＯＲの先頭の１個のパル
スでサンプリング位相を決定するので、その部分がノイ
ズにより歪んでいる場合には誤った位相のサンプリング
クロックを再生することになる。
［発明の目的］
この発明は上記の事情に鑑みてなされたもので、ノイズ
の影響を受けにくく正確な位相のサンプリングクロック
を再生し得るサンプリングクロック再生回路を提供する
ことを目的とする。
の影響を受けにくく正確な位相のサンプリングクロック
を再生し得るサンプリングクロック再生回路を提供する
ことを目的とする。
［発明の概要］
この発明では遅延回路４５によって同じ周波数で位相の
異なる複数のサンプリングクロックを作っておく。次に
各サンプリングクロックに対応したカウンタ５１１〜５
１ｎを用意し、りＯツクランイン信号と特定の位相関係
にあるカウンタのみがカウント動作を得るようにするも
のである。これによってカウンタ５１１〜５１ｎのたと
えば、キャリー出力がクロックＣＰ１〜ＣＰｎのうちの
□いづれか１つを選択するための制御情報となるもので
ある。
異なる複数のサンプリングクロックを作っておく。次に
各サンプリングクロックに対応したカウンタ５１１〜５
１ｎを用意し、りＯツクランイン信号と特定の位相関係
にあるカウンタのみがカウント動作を得るようにするも
のである。これによってカウンタ５１１〜５１ｎのたと
えば、キャリー出力がクロックＣＰ１〜ＣＰｎのうちの
□いづれか１つを選択するための制御情報となるもので
ある。
［発明の実施例］
以下この発明の一実施例を図面を参照して説明する。
第４図において、４１は、文字多重信号を含むビデオ信
号が入力される入力端子であり、周波数ｆｓｃを再生す
る第１のパルス再生回路４２、直流再生回路４６、水平
同期信号を分離する同期分離回路４９に接続されている
。
号が入力される入力端子であり、周波数ｆｓｃを再生す
る第１のパルス再生回路４２、直流再生回路４６、水平
同期信号を分離する同期分離回路４９に接続されている
。
第１のパルス再生回路４２は、入力したビデオ信号から
バースト信号を抜取り、これに位相同期した連続色副搬
送波を発生する回路である。第１のパルス再生回路４２
の出力は、８１５ｆｓｃｘｎ倍の信号を再生する第２の
パルス再生回路４３に入力される。そして、この第２の
パルス再生回路４３の出力は、１／ｎ分周回路４４に入
力される。
バースト信号を抜取り、これに位相同期した連続色副搬
送波を発生する回路である。第１のパルス再生回路４２
の出力は、８１５ｆｓｃｘｎ倍の信号を再生する第２の
パルス再生回路４３に入力される。そして、この第２の
パルス再生回路４３の出力は、１／ｎ分周回路４４に入
力される。
この１／ｎ分周回路４４の出力は、複数の位相の異なる
クロックＣＰ１、ＣＦ２、・・・ＣＰｎを発生すること
のできる遅延回路４５に入力される。これらのクロック
ＣＰＩＣＰ２・・・ＣＰｎは周波数は同じで位相が異な
り、このうちの１つがセレクタ５５を介して出力端子５
６に導出される。
クロックＣＰ１、ＣＦ２、・・・ＣＰｎを発生すること
のできる遅延回路４５に入力される。これらのクロック
ＣＰＩＣＰ２・・・ＣＰｎは周波数は同じで位相が異な
り、このうちの１つがセレクタ５５を介して出力端子５
６に導出される。
一方、直流再生回路４６においては、ビデオ信号の直流
再生がおこなわれる。これによって、垂直帰線期間の文
字多重信号のスライスレベルが設定される。直流再生回
路４６の出力ビデオ信号は、比較回路４７に入力されデ
ジタル信号である文字多重信号を抜取るための基準電圧
と比較される。
再生がおこなわれる。これによって、垂直帰線期間の文
字多重信号のスライスレベルが設定される。直流再生回
路４６の出力ビデオ信号は、比較回路４７に入力されデ
ジタル信号である文字多重信号を抜取るための基準電圧
と比較される。
これによって文字多重信号がスライスされて０１１の形
のデータとして抜取られゲート回路４８に入力される。
のデータとして抜取られゲート回路４８に入力される。
このゲート回路４８には、クロックランイン信号を抜取
るためのタイミングパルスが加えられる。このタイミン
グパルスは、ビデオ信号から水平同期信号を分離する同
期分離回路４９、及びこの出力を遅延し波形整形する波
形整形回路５０によってつくられる。従って、ゲート回
路４８からはクロックランイン信＠ＣＲが出力され、こ
れは、複数のカウンタ５１１．５１２、・・・５１ｎの
クロック入力端子に加えられる。
るためのタイミングパルスが加えられる。このタイミン
グパルスは、ビデオ信号から水平同期信号を分離する同
期分離回路４９、及びこの出力を遅延し波形整形する波
形整形回路５０によってつくられる。従って、ゲート回
路４８からはクロックランイン信＠ＣＲが出力され、こ
れは、複数のカウンタ５１１．５１２、・・・５１ｎの
クロック入力端子に加えられる。
カウンタ５１１．５１２、・・・５１ｎは、先のクロッ
クＣＰ１、ＣＦ２・・・ＣＰｎのうちのいづれかをセレ
クタ５５が決定するのに重要な役割をもつ。
クＣＰ１、ＣＦ２・・・ＣＰｎのうちのいづれかをセレ
クタ５５が決定するのに重要な役割をもつ。
カウンタ５１１．５１２、・・・５１ｎのイネーブル端
子には先のクロックＣＰ１．ＣＰ２・・・ＣＰｎがそれ
ぞれ対応して加えられる。カウンタ５１１．５１２・・
・５１ｎは、たとえば、遅延回路４５からのクロックが
Ｈレベルの期間とクロックランイン信号の立上がりがは
いったときにカウントアツプする。そして所定のカウン
ト値になるとキャリーを出力する。カウンタ５１１．５
１２、・・・５１ｎのキャリー出力端子は検出回路５２
に接続されている。この検出回路５２はいづれかのカウ
ンタから１つでもキャリー出力があると各カウンタ５１
１．５１．２：・・・５１ｎにリセットパルスを与える
。
子には先のクロックＣＰ１．ＣＰ２・・・ＣＰｎがそれ
ぞれ対応して加えられる。カウンタ５１１．５１２・・
・５１ｎは、たとえば、遅延回路４５からのクロックが
Ｈレベルの期間とクロックランイン信号の立上がりがは
いったときにカウントアツプする。そして所定のカウン
ト値になるとキャリーを出力する。カウンタ５１１．５
１２、・・・５１ｎのキャリー出力端子は検出回路５２
に接続されている。この検出回路５２はいづれかのカウ
ンタから１つでもキャリー出力があると各カウンタ５１
１．５１．２：・・・５１ｎにリセットパルスを与える
。
またこのとき遅延パルス発生回路５３を介してラッチ回
路５４に対してラッチパルスを与える。ラッチ回路５４
はラッチパルスが与えられたとき各カウンタ５１１．５
１２、・・・５１ｎのキャリー出力状態をラッチする。
路５４に対してラッチパルスを与える。ラッチ回路５４
はラッチパルスが与えられたとき各カウンタ５１１．５
１２、・・・５１ｎのキャリー出力状態をラッチする。
そして、ラッチ回路５４のう□ッチ内容は先のセレクタ
５５に対する制御信号として用いられる。
５５に対する制御信号として用いられる。
この発明の一実施例は上記の如く構成されるもので、さ
らに第５図、第６図の信号波形を参照して、その要部の
動作を説明する。
らに第５図、第６図の信号波形を参照して、その要部の
動作を説明する。
第５図は、りＯツクランイン信号ＣＲの立上がりが遅延
回路４５の出力クロックＣＰ１〜ＣＰ８のうちのクロッ
クＣＰ１に同期している状態を示している。従って、こ
の場合は、カウンタ５１１のみがキャリー出力を得るこ
とになる。第６図はカウンタ５１１の計数状況を示して
いる。第６図（ａ）はゲート回路４８から出力されるク
ロックランイン信号を示している。また第６図（ｂ）〜
（ｅ）はカウンタ５１１の各桁の出力を示している。カ
ウンタ５１１のカウント値が進み、所定の値になると、
第６図（ｆ）に示すようにキャリー出力が得られる。こ
れによって遅延パルス発生回路５３からは第６図（Ｇｌ
）に示すラッチパルスが得られラッチ回路５４はカウン
タ回路５１１の出力キャリーをラッチする。ここで遅延
パルス発生−路５３の目的はキャリーを確実にラッチす
るためである。よって、セレクタ５５には制御データが
加えられ、セレクタ５５は、クロックランイン信号ＣＲ
の立上がりに同期したクロックＣＰ１を選択し出力端子
５６に導出することができる。以下クロックＣＰ２〜Ｃ
Ｐ８についても、同様にクロックランイン信号の位相差
によりいづれかがクロックランイン信号ＯＲの立上がり
に同期したとき出力端子５６に導出することができる。
回路４５の出力クロックＣＰ１〜ＣＰ８のうちのクロッ
クＣＰ１に同期している状態を示している。従って、こ
の場合は、カウンタ５１１のみがキャリー出力を得るこ
とになる。第６図はカウンタ５１１の計数状況を示して
いる。第６図（ａ）はゲート回路４８から出力されるク
ロックランイン信号を示している。また第６図（ｂ）〜
（ｅ）はカウンタ５１１の各桁の出力を示している。カ
ウンタ５１１のカウント値が進み、所定の値になると、
第６図（ｆ）に示すようにキャリー出力が得られる。こ
れによって遅延パルス発生回路５３からは第６図（Ｇｌ
）に示すラッチパルスが得られラッチ回路５４はカウン
タ回路５１１の出力キャリーをラッチする。ここで遅延
パルス発生−路５３の目的はキャリーを確実にラッチす
るためである。よって、セレクタ５５には制御データが
加えられ、セレクタ５５は、クロックランイン信号ＣＲ
の立上がりに同期したクロックＣＰ１を選択し出力端子
５６に導出することができる。以下クロックＣＰ２〜Ｃ
Ｐ８についても、同様にクロックランイン信号の位相差
によりいづれかがクロックランイン信号ＯＲの立上がり
に同期したとき出力端子５６に導出することができる。
これにより正確なサンプリングクロックを得ることがで
きる。
きる。
ラッチ回路５４、セレクタ５５、クロックＣＰ１〜ＣＰ
８の関係は第７図に示すように構成されている。遅延回
路４５からのクロックＣＰ１〜ＣＰ８はそれぞれセレク
タ５５のスイッチＳＷ１〜ＳＷ８を介して出力端子５６
に導出されることができる。ここでラッチ回路５４から
のラッチデータを各スイッチＳＷ１〜ＳＷ８のＩＩＪＩ
ＩＩ端子に加える事によって適切な位相のり０ツクを選
択し導出することができる。図の場合はクロックＣＰ１
が選択されている。通常ラッチ回路５４の入力端子ＩＮ
１〜ＩＮＳは、出力端子ＯＵ１〜ＯＵ８に対応するがこ
の対応関係は、たとえば製造後の調整段階でシフトでき
るように構成されてもよい。
８の関係は第７図に示すように構成されている。遅延回
路４５からのクロックＣＰ１〜ＣＰ８はそれぞれセレク
タ５５のスイッチＳＷ１〜ＳＷ８を介して出力端子５６
に導出されることができる。ここでラッチ回路５４から
のラッチデータを各スイッチＳＷ１〜ＳＷ８のＩＩＪＩ
ＩＩ端子に加える事によって適切な位相のり０ツクを選
択し導出することができる。図の場合はクロックＣＰ１
が選択されている。通常ラッチ回路５４の入力端子ＩＮ
１〜ＩＮＳは、出力端子ＯＵ１〜ＯＵ８に対応するがこ
の対応関係は、たとえば製造後の調整段階でシフトでき
るように構成されてもよい。
［発明の効果］
上記したこの発明によれば、クロックランイン信号の初
めのパルスがノイズによって乱されていても、これに関
係なく正確な位相のサンプリングクロックを再生するこ
とができる。これはカウンタ５１１〜５１ｎがクロック
ランイン信号に対して最も多く位相同期したクロックを
り０ツクＣＰ１〜ＣＰｎのなかから検出するからである
。このようにクロックランイン信号の一部だけでなく全
体に渡ってクロックＣＰ１〜ＣＰｎとの位相関係をみる
ことによってノイズに影響されない正確なサンプリング
クロックを得ることができ、文字データなどの抽出に信
頼性を得ることができる。なお、本実施例ではカウンタ
はクロックランイン信号の立上がりでカウント動作を得
るものとして説明したが立ち下がりで動作させてもよい
。またカウンタはダウンカウンタを用いてもよい。要は
クロックランイン信号と入力クロックが予め定められた
所定の位相関係のときカウント動作を得ればよい。
めのパルスがノイズによって乱されていても、これに関
係なく正確な位相のサンプリングクロックを再生するこ
とができる。これはカウンタ５１１〜５１ｎがクロック
ランイン信号に対して最も多く位相同期したクロックを
り０ツクＣＰ１〜ＣＰｎのなかから検出するからである
。このようにクロックランイン信号の一部だけでなく全
体に渡ってクロックＣＰ１〜ＣＰｎとの位相関係をみる
ことによってノイズに影響されない正確なサンプリング
クロックを得ることができ、文字データなどの抽出に信
頼性を得ることができる。なお、本実施例ではカウンタ
はクロックランイン信号の立上がりでカウント動作を得
るものとして説明したが立ち下がりで動作させてもよい
。またカウンタはダウンカウンタを用いてもよい。要は
クロックランイン信号と入力クロックが予め定められた
所定の位相関係のときカウント動作を得ればよい。
第１図は文字多重信号のフォーマットを示す説明図、第
２図は従来のクロック再生回路を示す構成説明図、第３
図は第２図の回路動作を説明するための信号波形図、第
４図はこの発明の一実施例を示す構成説明図、第５図、
第６図はそれぞれ第４図の回路動作を説明するのに示し
た信号波形図、第７図は第４図の回路の一部を取出して
示す回路図である。 ４５・・・遅延回路、４８・・・ゲート回路、５１１〜
５１ｎ・・・カウンタ、５２・・・検出回路、５４・・
・ラッチ回路、５５・・・セレクタ。 出願人代理人 弁理士 鈴江武彦
２図は従来のクロック再生回路を示す構成説明図、第３
図は第２図の回路動作を説明するための信号波形図、第
４図はこの発明の一実施例を示す構成説明図、第５図、
第６図はそれぞれ第４図の回路動作を説明するのに示し
た信号波形図、第７図は第４図の回路の一部を取出して
示す回路図である。 ４５・・・遅延回路、４８・・・ゲート回路、５１１〜
５１ｎ・・・カウンタ、５２・・・検出回路、５４・・
・ラッチ回路、５５・・・セレクタ。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 【特許請求の範囲】 ビデオ信号に含まれるバースト信号に位相同期した８１
５ｘｆｓｃ（ｆｓｃＨ色副搬送波周波数）のクロックを
再生する手段と、 前記８１５Ｘｆｓｃのクロックを用いて、これと同じ周
波数で位相の異なる複数のサンプリングクロックを発生
する遅延手段と、 前記ビデオ信号に重畳されｔいる文字多重信号のクロッ
クランイン信号を抜取る手段と、前記クロックランイン
信号が共通に入力され、かつ前記複数のサンプリングク
ロックがそれぞれ入力され、入力サンプリングクロック
と前記り０ツクランイン信号とが予め定められた所定の
位相関係にある゛ときカウント動作を進め、それぞれ所
定のカウント値になると出力パルスを出力する複数のカ
ウンタと、 前記複数のカウンタのいづれか１つの前記出力ハノシス
に応答して全カタヘを初期セットすると共に、前記所定
の値になったカウンタの出力パルスおよび他のカウンタ
の出力状態をラッチする手段と、 前記カウンタの出力のラッチ内容に応じて前記位相の異
なる複数のサンプリングクロックのいづれか１つを選択
して導出する手段とを具備したことを特徴とするサンプ
リングクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246401A JPS60139082A (ja) | 1983-12-27 | 1983-12-27 | サンプリングクロツク再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246401A JPS60139082A (ja) | 1983-12-27 | 1983-12-27 | サンプリングクロツク再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60139082A true JPS60139082A (ja) | 1985-07-23 |
Family
ID=17147957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246401A Pending JPS60139082A (ja) | 1983-12-27 | 1983-12-27 | サンプリングクロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60139082A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265541A (ja) * | 1988-08-31 | 1990-03-06 | Sharp Corp | タイミング再生回路 |
| JPH04150337A (ja) * | 1990-10-11 | 1992-05-22 | Iwatsu Electric Co Ltd | 時分割方向制御伝送方法と装置 |
-
1983
- 1983-12-27 JP JP58246401A patent/JPS60139082A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0265541A (ja) * | 1988-08-31 | 1990-03-06 | Sharp Corp | タイミング再生回路 |
| JPH04150337A (ja) * | 1990-10-11 | 1992-05-22 | Iwatsu Electric Co Ltd | 時分割方向制御伝送方法と装置 |
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