JPS60117750A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60117750A JPS60117750A JP22609283A JP22609283A JPS60117750A JP S60117750 A JPS60117750 A JP S60117750A JP 22609283 A JP22609283 A JP 22609283A JP 22609283 A JP22609283 A JP 22609283A JP S60117750 A JPS60117750 A JP S60117750A
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- Japan
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- polycrystalline
- wafer
- silicon
- crystallized
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法に係り、特に誘電体分離
構造の半導体装置の製造方法の改良に関する。
構造の半導体装置の製造方法の改良に関する。
（２）技術の背景
半導体装置において素子分離を行なう方法は種々提案さ
れ、ＰＮ接合分離、エピタキシャル分離。
れ、ＰＮ接合分離、エピタキシャル分離。
誘電体分離（絶縁層分離）が知られている。誘電体分離
構造は基本素子を単結晶半導体の島に作り島を誘電体分
離する構造であり、単結晶シリコンウェハの製作工程を
第１図（Ａ）〜（Ｇ）について説明する。
構造は基本素子を単結晶半導体の島に作り島を誘電体分
離する構造であり、単結晶シリコンウェハの製作工程を
第１図（Ａ）〜（Ｇ）について説明する。
先づ、第１図（Ａ）に示すような小結晶シリコンウェハ
１の全面に第１図（Ｂ）に示すように酸化膜（ＳｉＯ２
）２を成長させ、第１図（Ｃ） （７）様に部分的に酸
化膜２を除去して分離領域のパターン形成を行なって窓
開きを行なう。部分的に除去した上記窓３を通してＫＯ
Ｈ等を用いてエツチングすることで上記単結晶シリコン
ウェハ１の（１００）面がエツチングされて■カット４
され必要に応じてイオンインプランテーション■２を行
なう。（第１図（Ｄ）。次に第１図（Ｅ）に示すように
酸化膜２を除去して再度分離用酸化膜５をウェハ１の全
面に形成する。次に第１図（Ｆ）に示すように酸化膜５
の上に多結晶シリコン等の多結晶層６を６２０μ厚程度
（ウェハ厚と略々同一）に常圧ＣＶＤ法等で成長させる
。次にウェハ１の底面 １ａから研磨し、第１図（Ｆ）
の一点鎖線で示す位置７迄研磨して単結晶シリコンが島
状にのごるようにし、第１図（Ｇ）に示すように分離さ
れた島１ｂ領域に基本素子を作る。この工程は他の一般
的な方法と同一である。
１の全面に第１図（Ｂ）に示すように酸化膜（ＳｉＯ２
）２を成長させ、第１図（Ｃ） （７）様に部分的に酸
化膜２を除去して分離領域のパターン形成を行なって窓
開きを行なう。部分的に除去した上記窓３を通してＫＯ
Ｈ等を用いてエツチングすることで上記単結晶シリコン
ウェハ１の（１００）面がエツチングされて■カット４
され必要に応じてイオンインプランテーション■２を行
なう。（第１図（Ｄ）。次に第１図（Ｅ）に示すように
酸化膜２を除去して再度分離用酸化膜５をウェハ１の全
面に形成する。次に第１図（Ｆ）に示すように酸化膜５
の上に多結晶シリコン等の多結晶層６を６２０μ厚程度
（ウェハ厚と略々同一）に常圧ＣＶＤ法等で成長させる
。次にウェハ１の底面 １ａから研磨し、第１図（Ｆ）
の一点鎖線で示す位置７迄研磨して単結晶シリコンが島
状にのごるようにし、第１図（Ｇ）に示すように分離さ
れた島１ｂ領域に基本素子を作る。この工程は他の一般
的な方法と同一である。
このような誘電体分離による場合は次に述べる様な欠点
を生しる。
を生しる。
（３）従来技術の問題点
上述の誘電体分離法ではウェハ１を選択的にエツチング
した後の各工程に於て第２図に示すようにウェハの反り
を除去することが困難である欠点を有するために第１図
（Ｆ）で示す工程で１ｉｌＦ磨を行ない、一点鎖線で示
す位置７迄ラツピングした時に島状単結晶１ｂのシリコ
ン膜厚もｔ＋、ｔ２゜ｔ３．ｔ４をウェハ全面で一様に
出来ない弊害が発生ずる。又選択拡散のためのフォトレ
ジスト用マスクの密着度も悪く上述したウェハ１が反る
原因は第３図の模式図に示すようにウェハｌと多結晶層
６との間の結合面でみた時に多結晶層の粒子（ｇｒａｉ
ｎ ）間の焼結の問題や粒子８が非常に小さい等の問題
があってウェハ１は第２図に示すように上側に凹状に反
ることになる。
した後の各工程に於て第２図に示すようにウェハの反り
を除去することが困難である欠点を有するために第１図
（Ｆ）で示す工程で１ｉｌＦ磨を行ない、一点鎖線で示
す位置７迄ラツピングした時に島状単結晶１ｂのシリコ
ン膜厚もｔ＋、ｔ２゜ｔ３．ｔ４をウェハ全面で一様に
出来ない弊害が発生ずる。又選択拡散のためのフォトレ
ジスト用マスクの密着度も悪く上述したウェハ１が反る
原因は第３図の模式図に示すようにウェハｌと多結晶層
６との間の結合面でみた時に多結晶層の粒子（ｇｒａｉ
ｎ ）間の焼結の問題や粒子８が非常に小さい等の問題
があってウェハ１は第２図に示すように上側に凹状に反
ることになる。
（４）発明の目的
本発明は上記従来の欠点に鑑み、ウェハを誘電体分離構
造としても反りが生ぜず歩留の向上した半導体装置の製
造方法を提供することを目的とする。
造としても反りが生ぜず歩留の向上した半導体装置の製
造方法を提供することを目的とする。
（５）発明の構成
上記目的は本発明によれば半導体基板面に形成すべき素
子を囲繞する様に形成された分！ｔｉｌｌ ／Ｒを形成
する工程と、上記半導体基板面に絶縁層を形成する工程
と、上記絶縁層上に種となる多結晶のシリコン層を薄く
形成する工程と、上記シリコン層をエネルギービームで
７ニールして単結晶化する工程と、上記単結晶層を形成
する工程と、上記半導体基板の底面を上記分Ｆ＠溝の底
部以上に達するまでｖＦ１９する工程とを含むことを特
徴とする半導体装置の製造方法を提供することによって
達成される。
子を囲繞する様に形成された分！ｔｉｌｌ ／Ｒを形成
する工程と、上記半導体基板面に絶縁層を形成する工程
と、上記絶縁層上に種となる多結晶のシリコン層を薄く
形成する工程と、上記シリコン層をエネルギービームで
７ニールして単結晶化する工程と、上記単結晶層を形成
する工程と、上記半導体基板の底面を上記分Ｆ＠溝の底
部以上に達するまでｖＦ１９する工程とを含むことを特
徴とする半導体装置の製造方法を提供することによって
達成される。
（６）発明の実施例
以下７本発明の一実施例を第４図及び第５図について詳
述する。
述する。
第４図は本発明の半導体装置の製造方法を示す工程図で
ある。
ある。
尚第１図の（Ａ）乃至（Ｅ）に示す迄の工程は従来構成
と同一であるので重複説明は省略する。
と同一であるので重複説明は省略する。
第４図（Ａ）は第１図（Ｅ）から続く工程であり酸化［
１５上に種となるシリコン層１例えば多結晶シリコンか
らなるシリコン層９を減圧ＣＶＤ等で成長させる。
１５上に種となるシリコン層１例えば多結晶シリコンか
らなるシリコン層９を減圧ＣＶＤ等で成長させる。
次に第４図（Ａ）に示すように熱処理工程に入る。すな
わち例えばレーザアニールを行なう上記多結晶ソリコン
９の厚みが０．４μｍ程度の時にＱスイッチパルスルビ
ーレーザ１ｏで１．２〜２．ＯＪ／ ｃｍ’の照射で上
記多結晶シリコン９は単結晶化する。
わち例えばレーザアニールを行なう上記多結晶ソリコン
９の厚みが０．４μｍ程度の時にＱスイッチパルスルビ
ーレーザ１ｏで１．２〜２．ＯＪ／ ｃｍ’の照射で上
記多結晶シリコン９は単結晶化する。
このように単結晶化されたシリコン層９上に常圧ＣＶＤ
によって多結晶シリコンの多結晶層１１を上記シリコン
層９と合せて６２ｏｐＩＩ＋厚程度になる様に成長させ
て第４図（８）に示すようにウェハ１の底面１ａから研
磨して一点鎖線７で示す位置７までラッピングして第４
図（Ｃ）に示す島１ｂ領域を有する部分に半導体素子等
を形成すれば良い。
によって多結晶シリコンの多結晶層１１を上記シリコン
層９と合せて６２ｏｐＩＩ＋厚程度になる様に成長させ
て第４図（８）に示すようにウェハ１の底面１ａから研
磨して一点鎖線７で示す位置７までラッピングして第４
図（Ｃ）に示す島１ｂ領域を有する部分に半導体素子等
を形成すれば良い。
本発明では上述の如き工程によってウェハを誘電体分離
したためにレーザアニールで単結晶化されたシリコン層
９上に常圧ＣＶＤで成長させた多結晶シリコン１１も単
結晶化される。このためにウェハ１とシリコン層９及び
単結晶化した多結晶層１１部分の拡大した模式図は第５
図の如くなり。
したためにレーザアニールで単結晶化されたシリコン層
９上に常圧ＣＶＤで成長させた多結晶シリコン１１も単
結晶化される。このためにウェハ１とシリコン層９及び
単結晶化した多結晶層１１部分の拡大した模式図は第５
図の如くなり。
第３図に示すように多結晶層６にアニールを施さなかっ
たものに比べて粒子８ａは大きくなりウェハ１とシリコ
ン層９との接合面に於て２粒子間焼結によって生じる体
積変化を小さくすることが可能となる。
たものに比べて粒子８ａは大きくなりウェハ１とシリコ
ン層９との接合面に於て２粒子間焼結によって生じる体
積変化を小さくすることが可能となる。
更に、一般的にはウェハ１は単結晶シリコンが用いられ
、誘電体絶縁分離方法では上述の単結晶上に形成される
多結晶Ｎ（多結晶シリコン６）と単結晶シリコン基板と
の熱膨張係数の違いによってウェハの反りが発生すると
も考えられている。
、誘電体絶縁分離方法では上述の単結晶上に形成される
多結晶Ｎ（多結晶シリコン６）と単結晶シリコン基板と
の熱膨張係数の違いによってウェハの反りが発生すると
も考えられている。
すなわち多結晶層の熱膨張係数の方が単結晶シリコン基
板の熱膨張係数より大きいために多結晶層を積んだ方向
に凹状に反る。具体的な数値で示すとシリコン多結晶の
熱膨張係数は７．６ Ｘ １０’Ｃであるのに対しシリ
コン単結晶基板の熱膨張係数は２．５ Ｘ １０℃であ
るが９本発明では多結晶シリコンの種部分はレーザアニ
ールで単結晶化され、更に上記種の」二に積層する多結
晶層も下側が単結晶化したシリコンであるために単結晶
化され基板も多結晶層も共に熱膨張係数が２．５Ｘ１０
℃であるが。
板の熱膨張係数より大きいために多結晶層を積んだ方向
に凹状に反る。具体的な数値で示すとシリコン多結晶の
熱膨張係数は７．６ Ｘ １０’Ｃであるのに対しシリ
コン単結晶基板の熱膨張係数は２．５ Ｘ １０℃であ
るが９本発明では多結晶シリコンの種部分はレーザアニ
ールで単結晶化され、更に上記種の」二に積層する多結
晶層も下側が単結晶化したシリコンであるために単結晶
化され基板も多結晶層も共に熱膨張係数が２．５Ｘ１０
℃であるが。
本発明では多結晶シリコンの種部分はレーザアニールで
ｔＩ！結晶化され基板も多結晶層も共に熱膨張係数が２
．５Ｘ１０℃と等しくなる点から考えても反りの発生を
防ぐことができる。
ｔＩ！結晶化され基板も多結晶層も共に熱膨張係数が２
．５Ｘ１０℃と等しくなる点から考えても反りの発生を
防ぐことができる。
（７）発明の効果
従来のレーザアニール工程を含まない場合の反りの曲率
半径は多結晶層の成長条件によって異なるがＷ通５〜７
ｍ以下の値であるが本発明の方法によればその値は約１
２ｍ以上のものが得られた。
半径は多結晶層の成長条件によって異なるがＷ通５〜７
ｍ以下の値であるが本発明の方法によればその値は約１
２ｍ以上のものが得られた。
この為に研磨工程での歩留りとフォトレジストマスクの
密着度を向上させることが可能となり。
密着度を向上させることが可能となり。
特に熱膨張係数をキャンセルする様な積層工程を追加す
ることなく極めて簡単に誘電体分離基板が得られる特徴
を有する。
ることなく極めて簡単に誘電体分離基板が得られる特徴
を有する。
第１図（Ａ＞乃至（Ｇ）は従来の誘電体分離による半導
体装置の製造工程を示す半導体基板の断面図、第２図は
従来の工程で製造した半導体基板の反り状態を示す断面
図、第３図は第２図の基板と多結晶層間の接合状態を模
式的に示した一部を断面とした拡大図、第４図（Ａ）乃
至（Ｃ）は本発明の誘電体分離による半導体装置の製造
工程を示す半導体基板の断面図、第５図は本発明の基板
と多結晶層間の接合状態を模式的に示した一部を断面と
した拡大図である。 １・・・単結晶シリコンウェハ ２・・・酸化膜 ３・
・・窓 ４・・・Ｖカット ５・・・分離用酸化膜 ６・・・多
結晶シリコン等の多結 晶Ｎ ８・・・粒子 ９・・ ・シリコン層 １０・・・レーザ １１・・・多結晶層 第１図 第３図
体装置の製造工程を示す半導体基板の断面図、第２図は
従来の工程で製造した半導体基板の反り状態を示す断面
図、第３図は第２図の基板と多結晶層間の接合状態を模
式的に示した一部を断面とした拡大図、第４図（Ａ）乃
至（Ｃ）は本発明の誘電体分離による半導体装置の製造
工程を示す半導体基板の断面図、第５図は本発明の基板
と多結晶層間の接合状態を模式的に示した一部を断面と
した拡大図である。 １・・・単結晶シリコンウェハ ２・・・酸化膜 ３・
・・窓 ４・・・Ｖカット ５・・・分離用酸化膜 ６・・・多
結晶シリコン等の多結 晶Ｎ ８・・・粒子 ９・・ ・シリコン層 １０・・・レーザ １１・・・多結晶層 第１図 第３図
Claims (1)
- 半導体基板面に形成すべき素子を囲繞する様に形成され
た分離溝を形成する工程と、上記半導体基板面に絶縁層
を形成する工程と、上記絶縁層上に種となる多結晶のシ
リコン層を薄く形成する工程と、上記シリコン層をエネ
ルギービームでアニールして単結晶化する工程と、上記
単結晶層を形成する工程と、上記半導体基板の底面を上
記分離溝の底部以上に達するまで研磨する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22609283A JPS60117750A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22609283A JPS60117750A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117750A true JPS60117750A (ja) | 1985-06-25 |
Family
ID=16839694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22609283A Pending JPS60117750A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117750A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0252452A (ja) * | 1988-08-17 | 1990-02-22 | Shin Etsu Handotai Co Ltd | 誘電体分離基板の製造方法 |
-
1983
- 1983-11-30 JP JP22609283A patent/JPS60117750A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0252452A (ja) * | 1988-08-17 | 1990-02-22 | Shin Etsu Handotai Co Ltd | 誘電体分離基板の製造方法 |
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