JPS60117750A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60117750A JPS60117750A JP22609283A JP22609283A JPS60117750A JP S60117750 A JPS60117750 A JP S60117750A JP 22609283 A JP22609283 A JP 22609283A JP 22609283 A JP22609283 A JP 22609283A JP S60117750 A JPS60117750 A JP S60117750A
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- Japan
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- polycrystalline
- wafer
- silicon
- crystallized
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明は半導体装置の製造方法に係り、特に誘電体分離
構造の半導体装置の製造方法の改良に関する。
構造の半導体装置の製造方法の改良に関する。
(2)技術の背景
半導体装置において素子分離を行なう方法は種々提案さ
れ、PN接合分離、エピタキシャル分離。
れ、PN接合分離、エピタキシャル分離。
誘電体分離(絶縁層分離)が知られている。誘電体分離
構造は基本素子を単結晶半導体の島に作り島を誘電体分
離する構造であり、単結晶シリコンウェハの製作工程を
第1図(A)〜(G)について説明する。
構造は基本素子を単結晶半導体の島に作り島を誘電体分
離する構造であり、単結晶シリコンウェハの製作工程を
第1図(A)〜(G)について説明する。
先づ、第1図(A)に示すような小結晶シリコンウェハ
1の全面に第1図(B)に示すように酸化膜(SiO2
)2を成長させ、第1図(C) (7)様に部分的に酸
化膜2を除去して分離領域のパターン形成を行なって窓
開きを行なう。部分的に除去した上記窓3を通してKO
H等を用いてエツチングすることで上記単結晶シリコン
ウェハ1の(100)面がエツチングされて■カット4
され必要に応じてイオンインプランテーション■2を行
なう。(第1図(D)。次に第1図(E)に示すように
酸化膜2を除去して再度分離用酸化膜5をウェハ1の全
面に形成する。次に第1図(F)に示すように酸化膜5
の上に多結晶シリコン等の多結晶層6を620μ厚程度
(ウェハ厚と略々同一)に常圧CVD法等で成長させる
。次にウェハ1の底面 1aから研磨し、第1図(F)
の一点鎖線で示す位置7迄研磨して単結晶シリコンが島
状にのごるようにし、第1図(G)に示すように分離さ
れた島1b領域に基本素子を作る。この工程は他の一般
的な方法と同一である。
1の全面に第1図(B)に示すように酸化膜(SiO2
)2を成長させ、第1図(C) (7)様に部分的に酸
化膜2を除去して分離領域のパターン形成を行なって窓
開きを行なう。部分的に除去した上記窓3を通してKO
H等を用いてエツチングすることで上記単結晶シリコン
ウェハ1の(100)面がエツチングされて■カット4
され必要に応じてイオンインプランテーション■2を行
なう。(第1図(D)。次に第1図(E)に示すように
酸化膜2を除去して再度分離用酸化膜5をウェハ1の全
面に形成する。次に第1図(F)に示すように酸化膜5
の上に多結晶シリコン等の多結晶層6を620μ厚程度
(ウェハ厚と略々同一)に常圧CVD法等で成長させる
。次にウェハ1の底面 1aから研磨し、第1図(F)
の一点鎖線で示す位置7迄研磨して単結晶シリコンが島
状にのごるようにし、第1図(G)に示すように分離さ
れた島1b領域に基本素子を作る。この工程は他の一般
的な方法と同一である。
このような誘電体分離による場合は次に述べる様な欠点
を生しる。
を生しる。
(3)従来技術の問題点
上述の誘電体分離法ではウェハ1を選択的にエツチング
した後の各工程に於て第2図に示すようにウェハの反り
を除去することが困難である欠点を有するために第1図
(F)で示す工程で1ilF磨を行ない、一点鎖線で示
す位置7迄ラツピングした時に島状単結晶1bのシリコ
ン膜厚もt+、t2゜t3.t4をウェハ全面で一様に
出来ない弊害が発生ずる。又選択拡散のためのフォトレ
ジスト用マスクの密着度も悪く上述したウェハ1が反る
原因は第3図の模式図に示すようにウェハlと多結晶層
6との間の結合面でみた時に多結晶層の粒子(grai
n )間の焼結の問題や粒子8が非常に小さい等の問題
があってウェハ1は第2図に示すように上側に凹状に反
ることになる。
した後の各工程に於て第2図に示すようにウェハの反り
を除去することが困難である欠点を有するために第1図
(F)で示す工程で1ilF磨を行ない、一点鎖線で示
す位置7迄ラツピングした時に島状単結晶1bのシリコ
ン膜厚もt+、t2゜t3.t4をウェハ全面で一様に
出来ない弊害が発生ずる。又選択拡散のためのフォトレ
ジスト用マスクの密着度も悪く上述したウェハ1が反る
原因は第3図の模式図に示すようにウェハlと多結晶層
6との間の結合面でみた時に多結晶層の粒子(grai
n )間の焼結の問題や粒子8が非常に小さい等の問題
があってウェハ1は第2図に示すように上側に凹状に反
ることになる。
(4)発明の目的
本発明は上記従来の欠点に鑑み、ウェハを誘電体分離構
造としても反りが生ぜず歩留の向上した半導体装置の製
造方法を提供することを目的とする。
造としても反りが生ぜず歩留の向上した半導体装置の製
造方法を提供することを目的とする。
(5)発明の構成
上記目的は本発明によれば半導体基板面に形成すべき素
子を囲繞する様に形成された分!till /Rを形成
する工程と、上記半導体基板面に絶縁層を形成する工程
と、上記絶縁層上に種となる多結晶のシリコン層を薄く
形成する工程と、上記シリコン層をエネルギービームで
7ニールして単結晶化する工程と、上記単結晶層を形成
する工程と、上記半導体基板の底面を上記分F@溝の底
部以上に達するまでvF19する工程とを含むことを特
徴とする半導体装置の製造方法を提供することによって
達成される。
子を囲繞する様に形成された分!till /Rを形成
する工程と、上記半導体基板面に絶縁層を形成する工程
と、上記絶縁層上に種となる多結晶のシリコン層を薄く
形成する工程と、上記シリコン層をエネルギービームで
7ニールして単結晶化する工程と、上記単結晶層を形成
する工程と、上記半導体基板の底面を上記分F@溝の底
部以上に達するまでvF19する工程とを含むことを特
徴とする半導体装置の製造方法を提供することによって
達成される。
(6)発明の実施例
以下7本発明の一実施例を第4図及び第5図について詳
述する。
述する。
第4図は本発明の半導体装置の製造方法を示す工程図で
ある。
ある。
尚第1図の(A)乃至(E)に示す迄の工程は従来構成
と同一であるので重複説明は省略する。
と同一であるので重複説明は省略する。
第4図(A)は第1図(E)から続く工程であり酸化[
15上に種となるシリコン層1例えば多結晶シリコンか
らなるシリコン層9を減圧CVD等で成長させる。
15上に種となるシリコン層1例えば多結晶シリコンか
らなるシリコン層9を減圧CVD等で成長させる。
次に第4図(A)に示すように熱処理工程に入る。すな
わち例えばレーザアニールを行なう上記多結晶ソリコン
9の厚みが0.4μm程度の時にQスイッチパルスルビ
ーレーザ1oで1.2〜2.OJ/ cm’の照射で上
記多結晶シリコン9は単結晶化する。
わち例えばレーザアニールを行なう上記多結晶ソリコン
9の厚みが0.4μm程度の時にQスイッチパルスルビ
ーレーザ1oで1.2〜2.OJ/ cm’の照射で上
記多結晶シリコン9は単結晶化する。
このように単結晶化されたシリコン層9上に常圧CVD
によって多結晶シリコンの多結晶層11を上記シリコン
層9と合せて62opII+厚程度になる様に成長させ
て第4図(8)に示すようにウェハ1の底面1aから研
磨して一点鎖線7で示す位置7までラッピングして第4
図(C)に示す島1b領域を有する部分に半導体素子等
を形成すれば良い。
によって多結晶シリコンの多結晶層11を上記シリコン
層9と合せて62opII+厚程度になる様に成長させ
て第4図(8)に示すようにウェハ1の底面1aから研
磨して一点鎖線7で示す位置7までラッピングして第4
図(C)に示す島1b領域を有する部分に半導体素子等
を形成すれば良い。
本発明では上述の如き工程によってウェハを誘電体分離
したためにレーザアニールで単結晶化されたシリコン層
9上に常圧CVDで成長させた多結晶シリコン11も単
結晶化される。このためにウェハ1とシリコン層9及び
単結晶化した多結晶層11部分の拡大した模式図は第5
図の如くなり。
したためにレーザアニールで単結晶化されたシリコン層
9上に常圧CVDで成長させた多結晶シリコン11も単
結晶化される。このためにウェハ1とシリコン層9及び
単結晶化した多結晶層11部分の拡大した模式図は第5
図の如くなり。
第3図に示すように多結晶層6にアニールを施さなかっ
たものに比べて粒子8aは大きくなりウェハ1とシリコ
ン層9との接合面に於て2粒子間焼結によって生じる体
積変化を小さくすることが可能となる。
たものに比べて粒子8aは大きくなりウェハ1とシリコ
ン層9との接合面に於て2粒子間焼結によって生じる体
積変化を小さくすることが可能となる。
更に、一般的にはウェハ1は単結晶シリコンが用いられ
、誘電体絶縁分離方法では上述の単結晶上に形成される
多結晶N(多結晶シリコン6)と単結晶シリコン基板と
の熱膨張係数の違いによってウェハの反りが発生すると
も考えられている。
、誘電体絶縁分離方法では上述の単結晶上に形成される
多結晶N(多結晶シリコン6)と単結晶シリコン基板と
の熱膨張係数の違いによってウェハの反りが発生すると
も考えられている。
すなわち多結晶層の熱膨張係数の方が単結晶シリコン基
板の熱膨張係数より大きいために多結晶層を積んだ方向
に凹状に反る。具体的な数値で示すとシリコン多結晶の
熱膨張係数は7.6 X 10’Cであるのに対しシリ
コン単結晶基板の熱膨張係数は2.5 X 10℃であ
るが9本発明では多結晶シリコンの種部分はレーザアニ
ールで単結晶化され、更に上記種の」二に積層する多結
晶層も下側が単結晶化したシリコンであるために単結晶
化され基板も多結晶層も共に熱膨張係数が2.5X10
℃であるが。
板の熱膨張係数より大きいために多結晶層を積んだ方向
に凹状に反る。具体的な数値で示すとシリコン多結晶の
熱膨張係数は7.6 X 10’Cであるのに対しシリ
コン単結晶基板の熱膨張係数は2.5 X 10℃であ
るが9本発明では多結晶シリコンの種部分はレーザアニ
ールで単結晶化され、更に上記種の」二に積層する多結
晶層も下側が単結晶化したシリコンであるために単結晶
化され基板も多結晶層も共に熱膨張係数が2.5X10
℃であるが。
本発明では多結晶シリコンの種部分はレーザアニールで
tI!結晶化され基板も多結晶層も共に熱膨張係数が2
.5X10℃と等しくなる点から考えても反りの発生を
防ぐことができる。
tI!結晶化され基板も多結晶層も共に熱膨張係数が2
.5X10℃と等しくなる点から考えても反りの発生を
防ぐことができる。
(7)発明の効果
従来のレーザアニール工程を含まない場合の反りの曲率
半径は多結晶層の成長条件によって異なるがW通5〜7
m以下の値であるが本発明の方法によればその値は約1
2m以上のものが得られた。
半径は多結晶層の成長条件によって異なるがW通5〜7
m以下の値であるが本発明の方法によればその値は約1
2m以上のものが得られた。
この為に研磨工程での歩留りとフォトレジストマスクの
密着度を向上させることが可能となり。
密着度を向上させることが可能となり。
特に熱膨張係数をキャンセルする様な積層工程を追加す
ることなく極めて簡単に誘電体分離基板が得られる特徴
を有する。
ることなく極めて簡単に誘電体分離基板が得られる特徴
を有する。
第1図(A>乃至(G)は従来の誘電体分離による半導
体装置の製造工程を示す半導体基板の断面図、第2図は
従来の工程で製造した半導体基板の反り状態を示す断面
図、第3図は第2図の基板と多結晶層間の接合状態を模
式的に示した一部を断面とした拡大図、第4図(A)乃
至(C)は本発明の誘電体分離による半導体装置の製造
工程を示す半導体基板の断面図、第5図は本発明の基板
と多結晶層間の接合状態を模式的に示した一部を断面と
した拡大図である。 1・・・単結晶シリコンウェハ 2・・・酸化膜 3・
・・窓 4・・・Vカット 5・・・分離用酸化膜 6・・・多
結晶シリコン等の多結 晶N 8・・・粒子 9・・ ・シリコン層 10・・・レーザ 11・・・多結晶層 第1図 第3図
体装置の製造工程を示す半導体基板の断面図、第2図は
従来の工程で製造した半導体基板の反り状態を示す断面
図、第3図は第2図の基板と多結晶層間の接合状態を模
式的に示した一部を断面とした拡大図、第4図(A)乃
至(C)は本発明の誘電体分離による半導体装置の製造
工程を示す半導体基板の断面図、第5図は本発明の基板
と多結晶層間の接合状態を模式的に示した一部を断面と
した拡大図である。 1・・・単結晶シリコンウェハ 2・・・酸化膜 3・
・・窓 4・・・Vカット 5・・・分離用酸化膜 6・・・多
結晶シリコン等の多結 晶N 8・・・粒子 9・・ ・シリコン層 10・・・レーザ 11・・・多結晶層 第1図 第3図
Claims (1)
- 半導体基板面に形成すべき素子を囲繞する様に形成され
た分離溝を形成する工程と、上記半導体基板面に絶縁層
を形成する工程と、上記絶縁層上に種となる多結晶のシ
リコン層を薄く形成する工程と、上記シリコン層をエネ
ルギービームでアニールして単結晶化する工程と、上記
単結晶層を形成する工程と、上記半導体基板の底面を上
記分離溝の底部以上に達するまで研磨する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22609283A JPS60117750A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22609283A JPS60117750A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60117750A true JPS60117750A (ja) | 1985-06-25 |
Family
ID=16839694
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22609283A Pending JPS60117750A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60117750A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0252452A (ja) * | 1988-08-17 | 1990-02-22 | Shin Etsu Handotai Co Ltd | 誘電体分離基板の製造方法 |
-
1983
- 1983-11-30 JP JP22609283A patent/JPS60117750A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0252452A (ja) * | 1988-08-17 | 1990-02-22 | Shin Etsu Handotai Co Ltd | 誘電体分離基板の製造方法 |
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