JPH05109592A - 化合物半導体装置用ウエハ及びその製造方法 - Google Patents
化合物半導体装置用ウエハ及びその製造方法Info
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- JPH05109592A JPH05109592A JP3148707A JP14870791A JPH05109592A JP H05109592 A JPH05109592 A JP H05109592A JP 3148707 A JP3148707 A JP 3148707A JP 14870791 A JP14870791 A JP 14870791A JP H05109592 A JPH05109592 A JP H05109592A
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Abstract
(57)【要約】
【目的】 本発明は、化合物半導体装置用ウエハ及びそ
の製造方法に関し、簡単な手段でＳｉ基板に化合物半導
体基板を積層し、湾曲や歪みがない、従って、転位欠陥
が少ないウエハを得られるようにすることを目的とす
る。 【構成】 ＧａＡｓ基板２４を複数個に分割してダイ化
したＧａＡｓ基板２４Ａとなし、それら各ＧａＡｓ基板
２４Ａを相互に間隔をおいた状態で、Ｔｉ・Ｐｄからな
る金属膜２７を介し、Ｓｉ基板２１の表面に貼り合わせ
た構造とすることで、安価で大口径の化合物半導体装置
用ウエハが得られるよう構成する。
の製造方法に関し、簡単な手段でＳｉ基板に化合物半導
体基板を積層し、湾曲や歪みがない、従って、転位欠陥
が少ないウエハを得られるようにすることを目的とす
る。 【構成】 ＧａＡｓ基板２４を複数個に分割してダイ化
したＧａＡｓ基板２４Ａとなし、それら各ＧａＡｓ基板
２４Ａを相互に間隔をおいた状態で、Ｔｉ・Ｐｄからな
る金属膜２７を介し、Ｓｉ基板２１の表面に貼り合わせ
た構造とすることで、安価で大口径の化合物半導体装置
用ウエハが得られるよう構成する。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体装置を安
価に製造するのに有用な化合物半導体装置用ウエハ及び
その化合物半導体装置用ウエハを製造するのに好適な方
法に関する。
価に製造するのに有用な化合物半導体装置用ウエハ及び
その化合物半導体装置用ウエハを製造するのに好適な方
法に関する。
【０００２】三・五族、或いは、二・四族の化合物半導
体、例えば、ＧａＡｓなどは、高速で低消費電力である
集積回路装置、或いは、低雑音の半導体装置の構成材料
として使用されている。
体、例えば、ＧａＡｓなどは、高速で低消費電力である
集積回路装置、或いは、低雑音の半導体装置の構成材料
として使用されている。
【０００３】今後、このような化合物半導体装置を更に
広い範囲で多用する為には、低コスト化が至上の課題で
あるが、それには、化合物半導体装置用ウエハの大口径
化、及び、低価格化が必要である。
広い範囲で多用する為には、低コスト化が至上の課題で
あるが、それには、化合物半導体装置用ウエハの大口径
化、及び、低価格化が必要である。
【０００４】ところが、化合物半導体は一般的に脆いの
で大口径化が困難であり、しかも、ウエハ・プロセス中
に破損する可能性が大きく、加えて、化合物半導体の原
料に稀少価値金属元素が必要であることなどから、その
低価格化も容易ではない。従って、その面での開発・研
究が望まれるところである。
で大口径化が困難であり、しかも、ウエハ・プロセス中
に破損する可能性が大きく、加えて、化合物半導体の原
料に稀少価値金属元素が必要であることなどから、その
低価格化も容易ではない。従って、その面での開発・研
究が望まれるところである。
【０００５】
【従来の技術】従来、化合物半導体装置用基板の大口径
化並びに低価格化を実現する為、大口径化が容易で且つ
安価なＳｉ基板上に化合物半導体層を成長させることが
行なわれている。
化並びに低価格化を実現する為、大口径化が容易で且つ
安価なＳｉ基板上に化合物半導体層を成長させることが
行なわれている。
【０００６】図１２はＳｉ基板上にＧａＡｓ層を成長さ
せてなるウエハ（以下、複合ウエハと呼ぶ）の従来例を
表す要部切断側面図である。図に於いて、１はＳｉ基
板、２はＧａＡｓ層をそれぞれ示している。
せてなるウエハ（以下、複合ウエハと呼ぶ）の従来例を
表す要部切断側面図である。図に於いて、１はＳｉ基
板、２はＧａＡｓ層をそれぞれ示している。
【０００７】ところで、この複合ウエハに於いては、Ｓ
ｉとＧａＡｓとの格子定数が異なる為、ＧａＡｓ中に転
位欠陥が発生する。また、この転位欠陥は、格子定数の
相違のみでなく、半導体装置を形成する工程途中に於け
る熱処理に於いて、熱膨張係数が相違することに依って
も発生するから、その数はかなり多くなってしまう。
ｉとＧａＡｓとの格子定数が異なる為、ＧａＡｓ中に転
位欠陥が発生する。また、この転位欠陥は、格子定数の
相違のみでなく、半導体装置を形成する工程途中に於け
る熱処理に於いて、熱膨張係数が相違することに依って
も発生するから、その数はかなり多くなってしまう。
【０００８】そこで、Ｓｉ基板１とＧａＡｓ層２との界
面に例えばＧａＡｓ／ＡｌＧａＡｓからなる超格子を介
挿したり、或いは、ＧａＡｓ層２を成長させる際、当初
の温度を低温にして開始し、進行するにつれて高温にし
てゆくことで転位欠陥の発生を抑制するなどの手段が採
られている。
面に例えばＧａＡｓ／ＡｌＧａＡｓからなる超格子を介
挿したり、或いは、ＧａＡｓ層２を成長させる際、当初
の温度を低温にして開始し、進行するにつれて高温にし
てゆくことで転位欠陥の発生を抑制するなどの手段が採
られている。
【０００９】
【発明が解決しようとする課題】前記説明したように、
複合ウエハに対する種々な手段を採っても、全面に亙る
反り返り、或いは、歪みなどを緩和することは極めて困
難である。本発明は、簡単な手段で、Ｓｉ基板に化合物
半導体基板を積層し、湾曲や歪みがなく、従って、転位
欠陥が少ないウエハを得られるようにする。
複合ウエハに対する種々な手段を採っても、全面に亙る
反り返り、或いは、歪みなどを緩和することは極めて困
難である。本発明は、簡単な手段で、Ｓｉ基板に化合物
半導体基板を積層し、湾曲や歪みがなく、従って、転位
欠陥が少ないウエハを得られるようにする。
【００１０】
【課題を解決するための手段】本発明に依る化合物半導
体装置用ウエハ及びその製造方法に於いては、 （１）シリコン半導体基板（例えばＳｉ基板２１）上に
複数個に分割された化合物半導体基板（例えばＧａＡｓ
基板２４Ａ）が相互に間隔をおいて取り付けられてなる
ことを特徴とするか、或いは、
体装置用ウエハ及びその製造方法に於いては、 （１）シリコン半導体基板（例えばＳｉ基板２１）上に
複数個に分割された化合物半導体基板（例えばＧａＡｓ
基板２４Ａ）が相互に間隔をおいて取り付けられてなる
ことを特徴とするか、或いは、
【００１１】（２）前記（１）に於いて、シリコン半導
体基板と化合物半導体基板との間に両者を接着する金属
膜（例えばＴｉ・Ｐｄ膜２７）が介在してなることを特
徴とするか、或いは、
体基板と化合物半導体基板との間に両者を接着する金属
膜（例えばＴｉ・Ｐｄ膜２７）が介在してなることを特
徴とするか、或いは、
【００１２】（３）前記（１）或いは（２）に於いて、
シリコン半導体基板の表面に形成された複数個の凹所
（例えば凹所３４Ａ）内に複数個に分割された化合物半
導体基板（例えばＧａＡｓ基板３１Ａ）がそれぞれ別個
に嵌入されて取り付けられてなることを特徴とするか、
或いは、
シリコン半導体基板の表面に形成された複数個の凹所
（例えば凹所３４Ａ）内に複数個に分割された化合物半
導体基板（例えばＧａＡｓ基板３１Ａ）がそれぞれ別個
に嵌入されて取り付けられてなることを特徴とするか、
或いは、
【００１３】（４）シリコン半導体基板の表面を複数個
に分割する線状の絶縁膜（例えば開口４２Ａを形成した
後のＳｉＯ2 膜４２）からなる絶縁分離領域と、該線状
の絶縁膜で分割された領域内に選択成長された化合物半
導体基板（例えばＧａＡｓ基板４３Ａ）とを備えてなる
ことを特徴とするか、或いは、
に分割する線状の絶縁膜（例えば開口４２Ａを形成した
後のＳｉＯ2 膜４２）からなる絶縁分離領域と、該線状
の絶縁膜で分割された領域内に選択成長された化合物半
導体基板（例えばＧａＡｓ基板４３Ａ）とを備えてなる
ことを特徴とするか、或いは、
【００１４】（５）シリコン半導体基板の表面に化合物
半導体基板の裏面とを接着して貼り合わせる工程と、次
いで、該シリコン半導体基板上の該化合物半導体基板を
複数個に分割し相互に間隔をもって独立したものとする
工程とが含まれてなることを特徴とするか、或いは、
半導体基板の裏面とを接着して貼り合わせる工程と、次
いで、該シリコン半導体基板上の該化合物半導体基板を
複数個に分割し相互に間隔をもって独立したものとする
工程とが含まれてなることを特徴とするか、或いは、
【００１５】（６）シリコン半導体基板の表面に形成さ
れた複数の凹所内に複数個に分割された化合物半導体基
板をそれぞれ別個に対応させ金属膜を挟んで嵌入する工
程と、次いで、熱処理を行なってシリコン半導体基板と
各化合物半導体基板とを貼り合わせる工程とが含まれて
なることを特徴とする。
れた複数の凹所内に複数個に分割された化合物半導体基
板をそれぞれ別個に対応させ金属膜を挟んで嵌入する工
程と、次いで、熱処理を行なってシリコン半導体基板と
各化合物半導体基板とを貼り合わせる工程とが含まれて
なることを特徴とする。
【００１６】
【作用】本発明に依れば、Ｓｉ基板上の化合物半導体層
は分割されていることから、化合物半導体層の成長時、
或いは、その後の熱処理工程で生ずる反りや歪みを小さ
くすることができ、従って、転位欠陥の発生を抑制する
ことができる。しかも、化合物半導体層の分割領域をウ
エハに形成する化合物半導体装置の分割領域と同一にす
ることで、その後の化合物半導体装置の形成工程を化合
物半導体基板を用いた場合と全く同様に進行させること
ができる。
は分割されていることから、化合物半導体層の成長時、
或いは、その後の熱処理工程で生ずる反りや歪みを小さ
くすることができ、従って、転位欠陥の発生を抑制する
ことができる。しかも、化合物半導体層の分割領域をウ
エハに形成する化合物半導体装置の分割領域と同一にす
ることで、その後の化合物半導体装置の形成工程を化合
物半導体基板を用いた場合と全く同様に進行させること
ができる。
【００１７】
【実施例】図１乃至図４は本発明の第一実施例を解説す
る為の工程要所に於けるウエハの要部切断側面図（図１
乃至図３）及び要部平面説明図（図４）を表し、以下、
これ等の図を参照しつつ詳細に説明する。
る為の工程要所に於けるウエハの要部切断側面図（図１
乃至図３）及び要部平面説明図（図４）を表し、以下、
これ等の図を参照しつつ詳細に説明する。
【００１８】図１参照 １−（１） 真空蒸着法を適用することに依り、Ｓｉ基板２１の表面
にＴｉ膜２２並びにＰｄ膜２３を順に形成する。この場
合の主要なデータを例示すると次の通りである。 Ｓｉ基板２１について 直径：約１０〔ｃｍ〕（４〔吋〕） Ｔｉ膜２２について 厚さ：５００〔Å〕 Ｐｄ膜２３について 厚さ：５００〔Å〕
にＴｉ膜２２並びにＰｄ膜２３を順に形成する。この場
合の主要なデータを例示すると次の通りである。 Ｓｉ基板２１について 直径：約１０〔ｃｍ〕（４〔吋〕） Ｔｉ膜２２について 厚さ：５００〔Å〕 Ｐｄ膜２３について 厚さ：５００〔Å〕
【００１９】１−（２） 真空蒸着法を適用することに依り、ＧａＡｓ基板２４の
裏面にＴｉ膜２５並びにＰｄ膜２６を順に形成する。こ
の場合の主要なデータを例示すると次の通りである。 ＧａＡｓ基板２４について 直径：約１０〔ｃｍ〕（４〔吋〕） Ｔｉ膜２５について 厚さ：５００〔Å〕 Ｐｄ膜２６について 厚さ：５００〔Å〕 尚、工程１−（１）と１−（２）とは逆になっても、或
いは、同時であっても良いことは云うまでもない。
裏面にＴｉ膜２５並びにＰｄ膜２６を順に形成する。こ
の場合の主要なデータを例示すると次の通りである。 ＧａＡｓ基板２４について 直径：約１０〔ｃｍ〕（４〔吋〕） Ｔｉ膜２５について 厚さ：５００〔Å〕 Ｐｄ膜２６について 厚さ：５００〔Å〕 尚、工程１−（１）と１−（２）とは逆になっても、或
いは、同時であっても良いことは云うまでもない。
【００２０】図２参照 ２−（１） ランプ・アニール法を適用することに依って、Ｓｉ基板
２１とＧａＡｓ基板２４とをＴｉ・Ｐｄ膜２７を介して
貼り合わせて複合ウエハとする。即ち、Ｓｉ基板２１の
表面側とＧａＡｓ基板２４の裏面側とを合わせ、真空中
で温度を例えば４００〔℃〕程度に昇温する処理を行な
うと両者を貼り合わせることができる。
２１とＧａＡｓ基板２４とをＴｉ・Ｐｄ膜２７を介して
貼り合わせて複合ウエハとする。即ち、Ｓｉ基板２１の
表面側とＧａＡｓ基板２４の裏面側とを合わせ、真空中
で温度を例えば４００〔℃〕程度に昇温する処理を行な
うと両者を貼り合わせることができる。
【００２１】図３及び図４参照 ３−（１） ＧａＡｓ基板２４並びにＴｉ・Ｐｄ膜２７のみを例えば
化合物半導体装置の１チップ分をダイ化する分割領域に
沿って切断する。尚、ダイ状に切断されたＧａＡｓ基板
を記号２４Ａで指示してある。この切断には、ダイシン
グ・ソーを用いたり、或いは、エッチング技術に依って
も良い。
化合物半導体装置の１チップ分をダイ化する分割領域に
沿って切断する。尚、ダイ状に切断されたＧａＡｓ基板
を記号２４Ａで指示してある。この切断には、ダイシン
グ・ソーを用いたり、或いは、エッチング技術に依って
も良い。
【００２２】３−（２） この後、通常の技法にしたがって、各ＧａＡｓ基板２４
Ａに化合物半導体装置、例えば、ＧａＡｓ−ＭＥＳＦＥ
Ｔ集積回路装置などを組み込んで完成させる。
Ａに化合物半導体装置、例えば、ＧａＡｓ−ＭＥＳＦＥ
Ｔ集積回路装置などを組み込んで完成させる。
【００２３】前記第一実施例に依って作成した複合ウエ
ハは、反ったり、或いは、歪んだりすることがなく、従
って、化合物半導体層中の転位欠陥の発生は低減され、
従って、化合物半導体装置を作り込んだ場合に特性は良
好なものとなり、また、製造する際の写真工程も高い精
度で実施することができる。
ハは、反ったり、或いは、歪んだりすることがなく、従
って、化合物半導体層中の転位欠陥の発生は低減され、
従って、化合物半導体装置を作り込んだ場合に特性は良
好なものとなり、また、製造する際の写真工程も高い精
度で実施することができる。
【００２４】ところで、当然のことながら、第一実施例
では、ＧａＡｓ基板２４の口径を越える大口径のウエハ
を得ることはできないが、この問題をブレイク・スルー
する手段を本発明の第二実施例として説明しよう。因み
に、現在、多用されている標準的なＧａＡｓ基板の最大
口径は第一実施例に見られるように約１０〔cm〕（４
〔吋〕）である。
では、ＧａＡｓ基板２４の口径を越える大口径のウエハ
を得ることはできないが、この問題をブレイク・スルー
する手段を本発明の第二実施例として説明しよう。因み
に、現在、多用されている標準的なＧａＡｓ基板の最大
口径は第一実施例に見られるように約１０〔cm〕（４
〔吋〕）である。
【００２５】図５乃至図８は本発明の第二実施例を解説
する為の工程要所に於けるウエハの要部切断側面図を表
し、以下、これ等の図を参照しつつ詳細に説明する。
する為の工程要所に於けるウエハの要部切断側面図を表
し、以下、これ等の図を参照しつつ詳細に説明する。
【００２６】図５参照 ５−（１） 真空蒸着法を適用することに依り、ＧａＡｓ基板３１の
裏面にＴｉ膜３２並びにＰｄ膜３３を順に形成する。こ
の場合の主要なデータを例示すると次の通りである。 ＧａＡｓ基板３１について 直径：約１０〔ｃｍ〕（４〔吋〕） Ｔｉ膜３２について 厚さ：５００〔Å〕 Ｐｄ膜３３について 厚さ：５００〔Å〕
裏面にＴｉ膜３２並びにＰｄ膜３３を順に形成する。こ
の場合の主要なデータを例示すると次の通りである。 ＧａＡｓ基板３１について 直径：約１０〔ｃｍ〕（４〔吋〕） Ｔｉ膜３２について 厚さ：５００〔Å〕 Ｐｄ膜３３について 厚さ：５００〔Å〕
【００２７】図６参照 ６−（１） 裏面にＴｉ膜３２及びＰｄ膜３３が積層されているＧａ
Ａｓ基板３１を例えば化合物半導体装置の１チップ分よ
りも若干大きく切断してダイ化する。尚、ダイ状になっ
たＧａＡｓ基板を記号３１Ａで指示してある。ここで、
ＧａＡｓ基板３１をダイ化する際に若干大きめに切断す
る理由は、Ｓｉ基板３４にダイ化されたＧａＡｓ基板３
１Ａを貼り着ける場合の精度を考慮しなければならない
ことに依る。例えば、５〔ｍｍ〕×５〔ｍｍ〕の集積回
路チップであれば、５．５〔ｍｍ〕×５．５〔ｍｍ〕程
度の大きさに分割すると良い。
Ａｓ基板３１を例えば化合物半導体装置の１チップ分よ
りも若干大きく切断してダイ化する。尚、ダイ状になっ
たＧａＡｓ基板を記号３１Ａで指示してある。ここで、
ＧａＡｓ基板３１をダイ化する際に若干大きめに切断す
る理由は、Ｓｉ基板３４にダイ化されたＧａＡｓ基板３
１Ａを貼り着ける場合の精度を考慮しなければならない
ことに依る。例えば、５〔ｍｍ〕×５〔ｍｍ〕の集積回
路チップであれば、５．５〔ｍｍ〕×５．５〔ｍｍ〕程
度の大きさに分割すると良い。
【００２８】図７参照 ７−（１） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チャントを例えば硝酸＋Ｈ2 Ｏ2 とするウエット・エッ
チング法を適用することに依り、直径が例えば約１５
〔ｃｍ〕（６〔吋〕）のＳｉ基板３４の表面に、ダイ化
されたＧａＡｓ基板３１Ａを受容することが可能な程度
の大きさで、且つ、深さが例えば１０〔μｍ〕程度の凹
所３４Ａを選択的に形成する。尚、凹所３４Ａには、次
の工程で形成するＴｉ膜やＰｄ膜も入り込むので、それ
等の厚さも考慮して寸法を定めなければならない。
チャントを例えば硝酸＋Ｈ2 Ｏ2 とするウエット・エッ
チング法を適用することに依り、直径が例えば約１５
〔ｃｍ〕（６〔吋〕）のＳｉ基板３４の表面に、ダイ化
されたＧａＡｓ基板３１Ａを受容することが可能な程度
の大きさで、且つ、深さが例えば１０〔μｍ〕程度の凹
所３４Ａを選択的に形成する。尚、凹所３４Ａには、次
の工程で形成するＴｉ膜やＰｄ膜も入り込むので、それ
等の厚さも考慮して寸法を定めなければならない。
【００２９】７−（２） 真空蒸着法を適用することに依り、Ｓｉ基板３４の表面
にＴｉ膜３５並びにＰｄ膜３６を順に形成する。尚、こ
の場合も、ＧａＡｓ基板３１側とＳｉ基板３４側の何れ
を先に加工するか、或いは、同時に加工するかなどは任
意である。
にＴｉ膜３５並びにＰｄ膜３６を順に形成する。尚、こ
の場合も、ＧａＡｓ基板３１側とＳｉ基板３４側の何れ
を先に加工するか、或いは、同時に加工するかなどは任
意である。
【００３０】図８参照 ８−（１） Ｓｉ基板３４の凹所３４Ａ内にダイ化されたＧａＡｓ基
板３１Ａを載置し、真空中で温度４００〔℃〕程度に昇
温し、Ｔｉ・Ｐｄ膜３５を介してＳｉ基板３４に各Ｇａ
Ａｓ基板３１Ａを貼り合わせる。
板３１Ａを載置し、真空中で温度４００〔℃〕程度に昇
温し、Ｔｉ・Ｐｄ膜３５を介してＳｉ基板３４に各Ｇａ
Ａｓ基板３１Ａを貼り合わせる。
【００３１】８−（２） この後、通常の技法にしたがって、各ＧａＡｓ基板３１
Ａに化合物半導体装置を組み込んで完成させる。
Ａに化合物半導体装置を組み込んで完成させる。
【００３２】前記第二実施例に依って作成した複合ウエ
ハは、第一実施例に依って作成した複合ウエハと同じ利
点が得られるばかりでなく、ＧａＡｓ基板３１よりも大
きい口径のＳｉ基板３４を用いることができ、ダイ化さ
れたＧａＡｓ基板３１Ａを貼り合わせる際の精度余裕が
必要であることを考慮しても、大口径化の効果は充分に
得られる。
ハは、第一実施例に依って作成した複合ウエハと同じ利
点が得られるばかりでなく、ＧａＡｓ基板３１よりも大
きい口径のＳｉ基板３４を用いることができ、ダイ化さ
れたＧａＡｓ基板３１Ａを貼り合わせる際の精度余裕が
必要であることを考慮しても、大口径化の効果は充分に
得られる。
【００３３】前記第一実施例並びに第二実施例の何れに
於いても、ＧａＡｓ基板の厚さは約５００〔μｍ〕程度
としたが、これは、Ｔｉ膜及びＰｄ膜を形成した後、研
磨或いはエッチングなどに依って活性層として必要な厚
さ例えば約１００〔μｍ〕程度に薄層化しても良い。
於いても、ＧａＡｓ基板の厚さは約５００〔μｍ〕程度
としたが、これは、Ｔｉ膜及びＰｄ膜を形成した後、研
磨或いはエッチングなどに依って活性層として必要な厚
さ例えば約１００〔μｍ〕程度に薄層化しても良い。
【００３４】また、ＧａＡｓ基板に、予め、例えばＭＯ
ＣＶＤ法やＭＢＥ法にて、厚さが例えば０．５〔μｍ〕
であるｉ−ＧａＡｓ層、厚さが例えば４００〔ｎｍ〕で
あるｎ−ＡｌＧａＡｓ層、厚さが例えば１００〔ｎｍ〕
であるｎ−ＧａＡｓ層を形成してから、前記第一実施例
或いは第二実施例を実施すれば、ＡｌＧａＡｓ／ＧａＡ
ｓ系ＨＥＭＴで構成された集積回路装置を容易に製造す
ることができる。
ＣＶＤ法やＭＢＥ法にて、厚さが例えば０．５〔μｍ〕
であるｉ−ＧａＡｓ層、厚さが例えば４００〔ｎｍ〕で
あるｎ−ＡｌＧａＡｓ層、厚さが例えば１００〔ｎｍ〕
であるｎ−ＧａＡｓ層を形成してから、前記第一実施例
或いは第二実施例を実施すれば、ＡｌＧａＡｓ／ＧａＡ
ｓ系ＨＥＭＴで構成された集積回路装置を容易に製造す
ることができる。
【００３５】図９乃至図１１は本発明の第三実施例を解
説する為の工程要所に於けるウエハの要部切断側面図を
表し、以下、これ等の図を参照しつつ詳細に説明する。
説する為の工程要所に於けるウエハの要部切断側面図を
表し、以下、これ等の図を参照しつつ詳細に説明する。
【００３６】図９参照 ９−（１） 熱酸化法を適用することに依って、Ｓｉ基板４１の表面
に厚さ例えば２００〔ｎｍ〕程度のＳｉＯ2 膜４２を形
成する。
に厚さ例えば２００〔ｎｍ〕程度のＳｉＯ2 膜４２を形
成する。
【００３７】図１０参照 １０−（１） リソグラフィ技術に於けるレジスト・プロセス及びエッ
チング・ガスをＣＨＦ3 とする反応性イオン・エッチン
グ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩ
Ｅ）法を適用することに依り、ＳｉＯ2 膜４２の選択的
エッチングを行なって、集積回路装置の１チップ分より
も若干大きい半導体装置形成領域に相当する開口４２Ａ
を形成する。
チング・ガスをＣＨＦ3 とする反応性イオン・エッチン
グ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩ
Ｅ）法を適用することに依り、ＳｉＯ2 膜４２の選択的
エッチングを行なって、集積回路装置の１チップ分より
も若干大きい半導体装置形成領域に相当する開口４２Ａ
を形成する。
【００３８】図１１参照 １１−（１） ＭＯＣＶＤ法を適用することに依って、ＳｉＯ2 膜４２
と略同じ厚さのＧａＡｓ基板４３Ａを形成する。この場
合、ＳｉＯ2 膜４２に形成された開口４２Ａ内に表出さ
れたＳｉ基板４１上にはＧａＡｓの単結晶が成長される
のであるが、ＳｉＯ2 膜４２上には成長せず、所謂、選
択成長が行なわれる。
と略同じ厚さのＧａＡｓ基板４３Ａを形成する。この場
合、ＳｉＯ2 膜４２に形成された開口４２Ａ内に表出さ
れたＳｉ基板４１上にはＧａＡｓの単結晶が成長される
のであるが、ＳｉＯ2 膜４２上には成長せず、所謂、選
択成長が行なわれる。
【００３９】１１−（２） この後、通常の技法にしたがって、各ＧａＡｓ基板４３
Ａに化合物半導体装置を組み込んで完成させる。
Ａに化合物半導体装置を組み込んで完成させる。
【００４０】前記第三実施例に依って作成した複合ウエ
ハは、第一実施例や第二実施例で作成した複合ウエハと
異なり、Ｓｉ基板４１とＧａＡｓ基板４３Ａとが格子整
合していないことに起因する転位欠陥を低減することは
できない。然しながら、第一実施例及び第二実施例と同
様、全面に亙る湾曲や歪みは殆ど発生しないから、それ
に起因する転位欠陥は従来の技術に依った場合と比較す
ると遙に少ない。
ハは、第一実施例や第二実施例で作成した複合ウエハと
異なり、Ｓｉ基板４１とＧａＡｓ基板４３Ａとが格子整
合していないことに起因する転位欠陥を低減することは
できない。然しながら、第一実施例及び第二実施例と同
様、全面に亙る湾曲や歪みは殆ど発生しないから、それ
に起因する転位欠陥は従来の技術に依った場合と比較す
ると遙に少ない。
【００４１】また、この場合、ＧａＡｓ基板は、その成
長時に、容易に活性層程度の厚さとすることができるか
ら、第一実施例及び第二実施例と同様、例えばＭＯＣＶ
Ｄ法やＭＢＥ法にて、ＧａＡｓ基板上にｉ−ＧａＡｓ
層、ｎ−ＡｌＧａＡｓ層、ｎ−ＧａＡｓ層を形成し、そ
の後、素子間分離や電極・配線を形成すれば、ＡｌＧａ
Ａｓ／ＧａＡｓ系ＨＥＭＴで構成された集積回路装置を
容易に製造することができる。
長時に、容易に活性層程度の厚さとすることができるか
ら、第一実施例及び第二実施例と同様、例えばＭＯＣＶ
Ｄ法やＭＢＥ法にて、ＧａＡｓ基板上にｉ−ＧａＡｓ
層、ｎ−ＡｌＧａＡｓ層、ｎ−ＧａＡｓ層を形成し、そ
の後、素子間分離や電極・配線を形成すれば、ＡｌＧａ
Ａｓ／ＧａＡｓ系ＨＥＭＴで構成された集積回路装置を
容易に製造することができる。
【００４２】前記何れの実施例に於いても、Ｓｉ基板と
ＧａＡｓ基板との組み合わせについて説明したが、Ｇａ
Ａｓ基板に代えて、ＩｎＰ基板、ＩｎＳｂ基板、ＡｌＡ
ｓ基板、ＩｎＡｓ基板、ＧａＳｂ基板など、他の化合物
半導体基板を組み合わせることもでき、また、得られる
複合ウエハに組み込む半導体装置としては、ＭＥＳＦＥ
ＴやＨＥＭＴ以外のものであっても良い。
ＧａＡｓ基板との組み合わせについて説明したが、Ｇａ
Ａｓ基板に代えて、ＩｎＰ基板、ＩｎＳｂ基板、ＡｌＡ
ｓ基板、ＩｎＡｓ基板、ＧａＳｂ基板など、他の化合物
半導体基板を組み合わせることもでき、また、得られる
複合ウエハに組み込む半導体装置としては、ＭＥＳＦＥ
ＴやＨＥＭＴ以外のものであっても良い。
【００４３】
【発明の効果】本発明に依る化合物半導体装置用ウエハ
及びその製造方法に於いては、シリコン半導体基板上に
複数個に分割された化合物半導体基板が相互に間隔をお
いて取り付けられる。
及びその製造方法に於いては、シリコン半導体基板上に
複数個に分割された化合物半導体基板が相互に間隔をお
いて取り付けられる。
【００４４】本発明に依れば、Ｓｉ基板上の化合物半導
体層は分割されていることから、化合物半導体層の成長
時、或いは、その後の熱処理工程で生ずる反りや歪みを
小さくすることができ、従って、転位欠陥の発生を抑制
することができる。しかも、化合物半導体層の分割領域
をウエハに形成する化合物半導体装置の分割領域と同一
にすることで、その後の化合物半導体装置の形成工程を
化合物半導体基板を用いた場合と全く同様に進行させる
ことができる。
体層は分割されていることから、化合物半導体層の成長
時、或いは、その後の熱処理工程で生ずる反りや歪みを
小さくすることができ、従って、転位欠陥の発生を抑制
することができる。しかも、化合物半導体層の分割領域
をウエハに形成する化合物半導体装置の分割領域と同一
にすることで、その後の化合物半導体装置の形成工程を
化合物半導体基板を用いた場合と全く同様に進行させる
ことができる。
【図１】本発明の第一実施例を解説する為の工程要所に
於けるウエハの要部切断側面図である。
於けるウエハの要部切断側面図である。
【図２】本発明の第一実施例を解説する為の工程要所に
於けるウエハの要部切断側面図である。
於けるウエハの要部切断側面図である。
【図３】本発明の第一実施例を解説する為の工程要所に
於けるウエハの要部切断側面図である。
於けるウエハの要部切断側面図である。
【図４】本発明の第一実施例を解説する為の工程要所に
於けるウエハの要部平面説明図である。
於けるウエハの要部平面説明図である。
【図５】本発明の第二実施例を解説する為の工程要所に
於けるウエハの要部切断側面図である。
於けるウエハの要部切断側面図である。
【図６】本発明の第二実施例を解説する為の工程要所に
於けるウエハの要部切断側面図である。
於けるウエハの要部切断側面図である。
【図７】本発明の第二実施例を解説する為の工程要所に
於けるウエハの要部切断側面図である。
於けるウエハの要部切断側面図である。
【図８】本発明の第二実施例を解説する為の工程要所に
於けるウエハの要部切断側面図である。
於けるウエハの要部切断側面図である。
【図９】本発明の第三実施例を解説する為の工程要所に
於けるウエハの要部切断側面図である。
於けるウエハの要部切断側面図である。
【図１０】本発明の第三実施例を解説する為の工程要所
に於けるウエハの要部切断側面図である。
に於けるウエハの要部切断側面図である。
【図１１】本発明の第三実施例を解説する為の工程要所
に於けるウエハの要部切断側面図である。
に於けるウエハの要部切断側面図である。
【図１２】Ｓｉ基板上にＧａＡｓ層を成長させてなるウ
エハの従来例を表す要部切断側面図である。
エハの従来例を表す要部切断側面図である。
２１ Ｓｉ基板 ２２ Ｔｉ膜 ２３ Ｐｄ膜 ２４ ＧａＡｓ基板 ２４Ａ 分割されたＧａＡｓ基板 ２５ Ｔｉ膜 ２６ Ｐｄ膜 ２７ Ｔｉ・Ｐｄ膜
Claims (6)
- 【請求項１】シリコン半導体基板上に複数個に分割され
た化合物半導体基板が相互に間隔をおいて取り付けられ
てなることを特徴とする化合物半導体装置用ウエハ。 - 【請求項２】シリコン半導体基板と化合物半導体基板と
の間に両者を接着する金属膜が介在してなることを特徴
とする請求項１記載の化合物半導体装置用ウエハ。 - 【請求項３】シリコン半導体基板の表面に形成された複
数個の凹所内に複数個に分割された化合物半導体基板が
それぞれ別個に嵌入されて取り付けられてなることを特
徴とする請求項１或いは２記載の化合物半導体装置用ウ
エハ。 - 【請求項４】シリコン半導体基板の表面を複数個に分割
する線状の絶縁膜からなる絶縁分離領域と、 該線状の絶縁膜で分割された領域内に選択成長された化
合物半導体基板とを備えてなることを特徴とする化合物
半導体装置用ウエハ。 - 【請求項５】シリコン半導体基板の表面に化合物半導体
基板の裏面とを接着して貼り合わせる工程と、 次いで、該シリコン半導体基板上の該化合物半導体基板
を複数個に分割し相互に間隔をもって独立したものとす
る工程とが含まれてなることを特徴とする化合物半導体
装置用ウエハの製造方法。 - 【請求項６】シリコン半導体基板の表面に形成された複
数の凹所内に複数個に分割された化合物半導体基板をそ
れぞれ別個に対応させ金属膜を挟んで嵌入する工程と、 次いで、熱処理を行なってシリコン半導体基板と各化合
物半導体基板とを貼り合わせる工程とが含まれてなるこ
とを特徴とする化合物半導体装置用ウエハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14870791A JP3189055B2 (ja) | 1991-06-20 | 1991-06-20 | 化合物半導体装置用ウエハ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14870791A JP3189055B2 (ja) | 1991-06-20 | 1991-06-20 | 化合物半導体装置用ウエハ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109592A true JPH05109592A (ja) | 1993-04-30 |
| JP3189055B2 JP3189055B2 (ja) | 2001-07-16 |
Family
ID=15458802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14870791A Expired - Fee Related JP3189055B2 (ja) | 1991-06-20 | 1991-06-20 | 化合物半導体装置用ウエハ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189055B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180273A (ja) * | 2005-12-28 | 2007-07-12 | Toyota Central Res & Dev Lab Inc | 半導体装置の製造方法 |
| CN113013064A (zh) * | 2021-02-23 | 2021-06-22 | 绍兴同芯成集成电路有限公司 | 一种基于硅基载板的化合物半导体晶圆制造工艺 |
-
1991
- 1991-06-20 JP JP14870791A patent/JP3189055B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180273A (ja) * | 2005-12-28 | 2007-07-12 | Toyota Central Res & Dev Lab Inc | 半導体装置の製造方法 |
| CN113013064A (zh) * | 2021-02-23 | 2021-06-22 | 绍兴同芯成集成电路有限公司 | 一种基于硅基载板的化合物半导体晶圆制造工艺 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3189055B2 (ja) | 2001-07-16 |
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