JPS6010665B2 - マイクロコンピユ−タ - Google Patents

Description

【発明の詳細な説明】 この発明は１チップのマイクロコンピュータに係り、特
にその試験方法を改良したマイクロコンピュータに関す
るものである。

ＣＰＵ、ＲＯＭ、ＲＡＭ、１／０ボートなどを１個のシ
リコン片上に集積したいわゆる１チップマイクロコンピ
ュータは、内部ＲＯＭに書込まれてた命令（プログラム
）によって動作するのみで、外部からの命令で動作する
機能を持たないため、敷作試験を外部から行うことは容
易でないという問題をかかえている。

このため、内部ＲＯＭ（読出専用メモリー）の一部に、
内部回路の動作試験を行う試験プログラムを前もって書
込んでおき、これをマイクロコンビユー外こ設けられた
第１の試験専用端子に印加する信号によって起動し、内
部回路の動作試験を行う方法と、内部ＲＯＭに書込まれ
た命令パターン（プログラム）を第２の試験専用端子に
印加する信号によって特定の出力端子（複数）に出力し
、これを外部で期待値パタ−ンと照合し、正しく書込ま
れているか否かの試験を行う方法とによって１チップマ
イクロコンピュータの良否の判定を行っている。しかる
に、試験専用端子のようなマイクロコンピュータの本来
の動作に関与しない端子はできる限り少ないことが望ま
しい。

特に、パッケージの端子数制限を強く受ける１チップマ
イクロコンピュータにおいては、性能に関与するデータ
入出力端子や割込み端子などを１本でも多く設けること
で大きな性能向上を図ることができる。したがって、試
験専用端子の数をその性能を落すことなく減少させるこ
とは、マイクロコンピュータの性能向上につながり、大
きな利点となる。

一方、試験専用端子を持つ１チップマイクロコンピュー
タにおいては、その応用製品を製造するメーカ以外の第
３者が、試験専用端子に信号を印加して内部ＲＯＭ内容
を特定の端子に出力することによって応用プログラムを
コピーする恐れがある。これには応用製品の模造品の防
止、プログラムのノウハウの秘密保持などの点から好ま
しくないことである。このようなことから、１チップマ
イクロコンピュータの試験は、第３者にとって容易でな
い方法で実現されていることが要求されている。さらに
、マイクロコンピュータの高信頼化、応用システムの安
全性などの面から自己診断機能を持つマイクロコンピュ
ータの要望が強くなっている。

この発明は上記の点に鑑みなされたもので、試験専用端
子を特に設けることなく、内部ＲＯＭパターンの出力と
試験プログラムの起動を行う方法、およびこの方法によ
って自己診断機能をも実現することにより、性能向上、
秘密保持、ハード・ソフトのコピーの防止および高信頼
性化を図ることのできるマイクロコンピュータを提供す
ることを目的とする。

以下この発明の実施例を図面を参照して説明する。

図面はこの発明の実施例を示す構成図である。この図面
において、１はマイクロコンピュータで、特定の出力ボ
ート２、内部ＲＯＭ３、プログラムカウンタ（以下ＰＣ
と称する）４、ィンストラクションレジス夕（以下ＩＲ
と称する）５、フリップフロップ回路６、アンド回路７
，８、試験機能共有端子９を備える。ここで、内部ＲＯ
Ｍ３は出力が出力ボート２のデータ入力端子ＤとＩＲ５
の入力端子Ｄに接続されており、ＩＲ５は出力Ｂが図示
しないインストラクションデコーダに接続される。

一方、ＰＣ亀は内部ＲＯＭ３に結合されており、このＰ
Ｃ４は図示しないリセット信号によりリセット可能であ
る。アンド回路７はＰＣ４の内容がＮになったことを検
出するアドレスデコーダを構成するもので、このアンド
回路７の出力信号によりフリップフロップ回路６がセッ
トされるようになっている。また、フリッブフロツプ回
路６は図示しないリセット信号によりリセットされるよ
うになっており、このフリツプフロップ回路６のＱ出力
はアン回路８の一方の入力に接続される。このアンド回
路８は、データ入力のために内部バスに後続された試験
機能共有端子９の他方の入力に接続される。そしてこの
アンド回路８からの出力がＩＲ５のりセット端子Ｒと出
力ボート２のデータ書込み端子Ｗに接続されている。ま
た、内部蛇○Ｍ３には、通常、応用プ。

グラムが書込まれるが、ここでは○番地から（Ｍ−１）
番地に漬かれる。加えて、内部ＲＯＭ３にはＭ番地から
（Ｎ−１）番地に内部試験プログラムが置かれる。さら
に、Ｎ番地から最終番地には、Ｍ番地にジャンプするた
めのジャンプ命令、あるいはコール命令が置かれる。た
だし、コール命令の場合には、（Ｎ−１）番地にリター
ン命令が置かれる。なおＮ番地から最終番地までは１語
あるいは２藷または３語であり、この語数はジャンプと
コール命令のバイト数によって異なる。また、Ｍ番地か
らＮ−１番地まで、すなわち内部試験プログラムの長さ
は１０〜２５虎済程度である。これは「たとえば松バィ
トＲＯＭ内蔵の１チップマィクロコンピュータにおいて
は、約１割を占めることになる。なお、図面においては
、マイクロコンピューターのこの発明に関する構成要素
のみを示した。

他の構成要素は、この発明に無関係であるので省略した
。また、マイクロコンピュータ１の基本動作および図示
したＩＲ５、ＰＣ４、出力ボート２、内部ＲＯＭ３など
の機能、動作も周知のものである。さらに、一般のマイ
クロコンピュータと比較し、フリツプフロツプ回路６お
よびアンド回路７，８がこの発明によって付加された部
分であるが、これらの全体に占める割合は微少なもので
ある。次に、このように構成されたマイクロコンピュー
タ１の試験方法について述べるが、マイクロコンピュー
タの動作は、一般にリセット信号を印加してＰＣ４の内
容をクリアすることから始まる。

すなわち、内部ＲＯＭ３の○番地にある内容（命令）が
ＩＲ５に読出されて処理が開始される。さて、この発明
の試験方法では、まず、ＰＣ４をリセットし、０番地の
命令がＩＲ５に取出された後、特定のタイミングで試験
機能共有端子９に試験パルス信号を印加する。すると、
この試験パルス信号とフリップフロップ回路６（リセッ
ト状態にある）のＱ出力信号“１”とによってアンド回
路８が開き、その出力信号によってＩＲ５がリセットさ
れ、同時に出力ボート２には内部ＲＯＭ３の内容（命令
）が書込まれて出力される。一般のマイクロコンピュー
タにおいては、瓜５の内容がすべて“０”の場合は“Ｎ
ＯＰ（ノーオベレーション）命令”と定義されており、
この命令の実行段階としては何も行われず、ＰＣ４がイ
ンクリメントされるのみとなっている。結局、試験機能
共有端子９に特定のタイミングで試験パルス信号を印加
すると、出力ボート２に内剤蚊ＯＭ３のパターンが出力
されるのみで、マイクロコンピュータ１は何の処理も行
わないまま、次の命令取出しサイクルに移ることになる
。

次においても、内部ＲＯＭ３から命令を取出してＩＲ５
に保持した後、特定のタイミングで試験機能共有端子９
に試験パルス信号を印加してｍ５をリセットするととも
に、出力ボート２に上記命令を出力する。以下、同様な
手順のくり返しによって内部ＲＯＭ３の内容の出力をＮ
−１番地まで行う。

そして、外部試験回路の期待値出力と出力ボート２の出
力ＯＵＴの各々を比較するもので、これにより内部ＲＯ
Ｍ３の良否を判定することができる。上記試験に続いて
ＰＣ４の内容がＮ番地になると、アンド回路７によって
これが検出され、その出力信号によってフリツプフロツ
プ回路６がセットされる。さらに、このフリツプフロツ
プ回路６のセットによりそのＱ出力信号が“０”になる
からアンド回路８が閉じるようになり、これにより試験
機能共有端子９に印加される試験パルス信号がＩＲ５と
出力ボート２に加わらなくなる。したがって、Ｎ番地の
命令、すなわちジャンプ命令が実行される。この場合の
ジャンプ先といまＭ番地が指定されているので、実行の
結果ＰＣ４はＭ番地を指示することになる。よって、以
後はＭ番地に書込まれている内部試験プログラムが起動
され、以下自動的に実行されるので、内部動作試験を行
うことができる。次に、内部蚊ＯＭ３のＮ番地にコール
命令を置いた場合について述べる。

この場合も、Ｎ番地のコール命令を実行すると、Ｍ番地
がコールされるので、上記ジャンプ命令の場合と同様に
内部回路の動作試験が行なわれる。ただし、（Ｎ−１）
番地のリターン命令を実行すると、最終番地の次の番地
（事実上存在しない番地）にＰＣ４がセットされ、一般
的にはプログラムが誤動作してしまうので、１度だけの
み動作試験を行うことができる。また、ジャンプ命令の
代りにコール命令を置く理由は次の点にある。

すなわち、０から（Ｍ−１）番地の応用プログラムの中
で、Ｍ番地をコールすることによって自己診断が可能と
なることである。たとえば、応用プログラムの最初にＭ
番地のコール命令を置くと、応用システムが動作を開始
する前に自動的にＭからくＮ−１）番地の内部試験プロ
グラムを実行した後、リターン命令によって元のコール
命令の次の命令に戻り応用システムが動作を始めるとい
ったことが可能になる。したがって、このようなマイク
ロコンピュータ１によれば、試験専用端子を設けること
なく、内部ＲＯＭ３のパターンの出力と内部試験プログ
ラムの起動が行えるため、以下のような効果がある。第
１に、従釆、通常２本必要であった試験専用端子が不用
となるため、データ入出力あるいは割込み用として２本
の端子を使用でき、マイクロコンピュータ１の性能向上
が図れる。

第２に、第３者にとって、どの端子が試験機能共有端子
９であるか判別が困難であり、しかも特定のタイミング
で試験パルス信号を印加しなければ試験機能が実現され
ないため、ソフトウェアのコピーおよびノウハウの漏洩
、模造品の製造などを防止できる。

第３に、この発明による構成によって試験プログラムを
応用プログラムからコールすることができるので、応用
システムの動作開始前や動作途中においてマイクロコン
ピュータ１内部の不良を検出でき、応用システムの安全
性、信頼性を高めることができる。

【図面の簡単な説明】

図面はこの発明によるマイクロコンピュータの実施例を
示す構成図である。 １……マイクロコンピュータ、２……出力ボート、３・
…・・内部ＲＯＭ、４・・・・・・プログラムカウンタ
、５……インストラクシヨンレジスタ、６……フリップ
フロップ回路、７，８アンド回路、９・・・・・・試験
機能共有端子。

Claims (1)

【特許請求の範囲】
1. １ 応用プログラムおよび内部試験プログラムを記憶し
   、さらには内部試験プログラムを記憶した番地にジヤン
   プするためのジヤンプ命令またはコール命令を記憶した
   内部ＲＯＭを、この内部ＲＯＭの読出し番地を指定する
   プログラムカウンタと、このプログラムカウンタの内容
   が、ジヤンプまたはコール命令を記憶した番地になった
   ことを検出する回路と、この検出回路の出力信号により
   反転されるフリツプフロツプ回路と、試験機能共有端子
   から入力される試験パルス信号と上記フリツプフロツプ
   回路の出力信号との論理積をとる論理積回路と、上記内
   部ＲＯＭの出力が入力され、かつ上記論理積回路の出力
   信号によりリセツトされるインストラクシヨンレジスタ
   と、上記論理積回路の出力信号により上記内部ＲＯＭの
   出力が書込まれる出力ポートとを具備することを特徴と
   するマイクロコンピユータ。