JPS6010466B2 - メツセ−ジ伝送方式 - Google Patents
メツセ−ジ伝送方式Info
- Publication number
- JPS6010466B2 JPS6010466B2 JP53008091A JP809178A JPS6010466B2 JP S6010466 B2 JPS6010466 B2 JP S6010466B2 JP 53008091 A JP53008091 A JP 53008091A JP 809178 A JP809178 A JP 809178A JP S6010466 B2 JPS6010466 B2 JP S6010466B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- error
- control device
- sent
- uart
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
- H04L1/14—Arrangements for detecting or preventing errors in the information received by using return channel in which the signals are sent back to the transmitter to be checked ; echo systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
この発明は、人間が直接操作をする操作部と中央処理装
置（以下、ＣＰＵと云う）を有しかつエラー処理能力の
ある制御装置との間のデータの授受を行う場合において
、制御装置から操作部に転送されたデータに所定回数連
続してエラーが検出される場合にエラー有りと判定する
ようにした誤り検出機能を有するメッセージ伝送方式に
関する。
置（以下、ＣＰＵと云う）を有しかつエラー処理能力の
ある制御装置との間のデータの授受を行う場合において
、制御装置から操作部に転送されたデータに所定回数連
続してエラーが検出される場合にエラー有りと判定する
ようにした誤り検出機能を有するメッセージ伝送方式に
関する。
ある程度の距離をもつ装置間でのデータ伝送には、装置
内でのパラレルデータをシリアルなデータに変換して通
信を行っている。
内でのパラレルデータをシリアルなデータに変換して通
信を行っている。
このデータ伝送において受信エラーがなかった場合には
肯定応答、受信エラーが発生した場合には否定応答と云
うどちらかの応答をすることによって、データが正しく
送られたか杏かの確認を行っていた。したがって、エラ
ーとなる頻度が高く、また、デ−夕の内容そのものが厳
密さを要求するようなデータ伝送システムでは、上記の
ような伝送制御手順は非常に有効である。しかしエラー
となる瀕度が低く、データにエラーが検出されても、無
視できるようなデータ伝送システムでは、しかるべき手
順に基づき伝送を行うことは、従に装置の繁雑さを招く
だけでなく、余分なファームウェアを要していた。この
発明は、上記従釆の欠点を除去するためになされたもの
で、回路構成が簡単でしかもファームウェア処理が軽減
できる誤り検出機能を有するメッセージ伝送方式を提供
することを目的とする。
肯定応答、受信エラーが発生した場合には否定応答と云
うどちらかの応答をすることによって、データが正しく
送られたか杏かの確認を行っていた。したがって、エラ
ーとなる頻度が高く、また、デ−夕の内容そのものが厳
密さを要求するようなデータ伝送システムでは、上記の
ような伝送制御手順は非常に有効である。しかしエラー
となる瀕度が低く、データにエラーが検出されても、無
視できるようなデータ伝送システムでは、しかるべき手
順に基づき伝送を行うことは、従に装置の繁雑さを招く
だけでなく、余分なファームウェアを要していた。この
発明は、上記従釆の欠点を除去するためになされたもの
で、回路構成が簡単でしかもファームウェア処理が軽減
できる誤り検出機能を有するメッセージ伝送方式を提供
することを目的とする。
以下、この発明の誤り検出機能を有するメッセージ伝送
方式の実施例について図面に基づき説明する。
方式の実施例について図面に基づき説明する。
添付図面はその一実施例を示すブロック図であり、図中
のＡは人間が直接操作してデータを入力する操作部を示
し、Ｂはこの操作部Ａからのデータを編集してエラーチ
ェックした後、再び操作部Ａにデータを送り返す働きを
する制御装置を示す。この操作部Ａと制御袋層Ｂのうち
、まず、前者の操作部Ａには非同期式の送受信制御部、
例えばトランスミツタレシーバ１（以下、ＵＡＲＴと云
う）が設けられている。このＵＡＲＴＩは操作部Ａと制
御装置Ｂとの間のデータの送受を行いかつストローブ信
号ＳＴにより、テンキーなどから入力される操作部Ａ内
のパラレルデータ２がセットされるようになっている。
このパラレルデータ２がセットされると、それをシリア
ルデータに変換した後「 ラインドライバ３、ラインレ
シーバ４を介して制御装置ＢにおけるＵＡＲＴ５に出力
するようになっている。また、ＵＡＲＴＩ はＵＡＲＴ
５からのシリアルデータをラインドライバ６およびライ
ンレシーバ７を介して受信し、この受信データにエラー
があるか否かの検出を行うとともに、ラインレシーバ７
を通して入力される制御装置Ｂからのシリアルデータを
バラレルデ−夕に変換するようになっている。このパラ
レルに変換されたデータは例えば表示のためのデータ（
以下、表示データと云う）８となって出力するようにな
つている。さらに、ＵＡＲＴＩは上記受信データにエラ
ーがあることを検出すると、そのエラー検出の度にｎビ
ットのシフトレジスタ９に１ビット出力するようになつ
ている。
のＡは人間が直接操作してデータを入力する操作部を示
し、Ｂはこの操作部Ａからのデータを編集してエラーチ
ェックした後、再び操作部Ａにデータを送り返す働きを
する制御装置を示す。この操作部Ａと制御袋層Ｂのうち
、まず、前者の操作部Ａには非同期式の送受信制御部、
例えばトランスミツタレシーバ１（以下、ＵＡＲＴと云
う）が設けられている。このＵＡＲＴＩは操作部Ａと制
御装置Ｂとの間のデータの送受を行いかつストローブ信
号ＳＴにより、テンキーなどから入力される操作部Ａ内
のパラレルデータ２がセットされるようになっている。
このパラレルデータ２がセットされると、それをシリア
ルデータに変換した後「 ラインドライバ３、ラインレ
シーバ４を介して制御装置ＢにおけるＵＡＲＴ５に出力
するようになっている。また、ＵＡＲＴＩ はＵＡＲＴ
５からのシリアルデータをラインドライバ６およびライ
ンレシーバ７を介して受信し、この受信データにエラー
があるか否かの検出を行うとともに、ラインレシーバ７
を通して入力される制御装置Ｂからのシリアルデータを
バラレルデ−夕に変換するようになっている。このパラ
レルに変換されたデータは例えば表示のためのデータ（
以下、表示データと云う）８となって出力するようにな
つている。さらに、ＵＡＲＴＩは上記受信データにエラ
ーがあることを検出すると、そのエラー検出の度にｎビ
ットのシフトレジスタ９に１ビット出力するようになつ
ている。
シフトレジスタ９はｎビット（ｎは任意の数であって、
たとえば、４ビット）のエラー検出ビットを保持するも
のである。シフトレジスタ９の出力はアンド回路１０１
こ送出するようになっている。ァンド回路１川まｎ回連
続して受信データにエラーが検出されると、すなわち、
シフトレジスタ９がｎビット出力すると、入力条件が整
い、出力をエラーレジスタ１川こ出力するようになって
いる。エラーレジスタ】１はアンド回路１０の出力を保
持するものであり「 このエラーレジスター１の出力信
号は表示装置（図示せず）に転送するとともに、ゲート
１２のィンヒピット入力機に転送するようになっている
。ゲート１２は上記エラーレジスタ１１からの出力がイ
ンヒビツト入力端に導入されていないときは、上述のス
トローブ信号ＳＴをＵＡＲＴＩに転送して、パラレルデ
ータ２をこのＵＡＲＴＩにセットするようになっている
。そして、エラーレジスタ１１からの出力がインヒビツ
ト入力端に加えられると、ストローブ信号ＳＴをＵＡＲ
ＴＩに転送するのを禁止するようになっている。一方「
制御装置Ｂ側において〜上記ＵＡＲＴ５は操作部Ａと
のデータの授受を行うものであり「操作部ＡのＵＡＲＴ
Ｉからラインドライバ３、ラインレシーバ４を通して伝
送されてきたシリアルデータを入力して受信エラーの検
出を行うとともに〜このシリアルデータをパラレルデー
タ１３に変換するようになっている。
たとえば、４ビット）のエラー検出ビットを保持するも
のである。シフトレジスタ９の出力はアンド回路１０１
こ送出するようになっている。ァンド回路１川まｎ回連
続して受信データにエラーが検出されると、すなわち、
シフトレジスタ９がｎビット出力すると、入力条件が整
い、出力をエラーレジスタ１川こ出力するようになって
いる。エラーレジスタ】１はアンド回路１０の出力を保
持するものであり「 このエラーレジスター１の出力信
号は表示装置（図示せず）に転送するとともに、ゲート
１２のィンヒピット入力機に転送するようになっている
。ゲート１２は上記エラーレジスタ１１からの出力がイ
ンヒビツト入力端に導入されていないときは、上述のス
トローブ信号ＳＴをＵＡＲＴＩに転送して、パラレルデ
ータ２をこのＵＡＲＴＩにセットするようになっている
。そして、エラーレジスタ１１からの出力がインヒビツ
ト入力端に加えられると、ストローブ信号ＳＴをＵＡＲ
ＴＩに転送するのを禁止するようになっている。一方「
制御装置Ｂ側において〜上記ＵＡＲＴ５は操作部Ａと
のデータの授受を行うものであり「操作部ＡのＵＡＲＴ
Ｉからラインドライバ３、ラインレシーバ４を通して伝
送されてきたシリアルデータを入力して受信エラーの検
出を行うとともに〜このシリアルデータをパラレルデー
タ１３に変換するようになっている。
また、制御装置Ｂ内のパラレルデータ１４をシリアルデ
ータに変換して、上述したように、ラインドライバ６お
よびラインレシーバ７を介して操作部Ａ内のＵＡＲＴＩ
に伝送するようになっている。また、ＵＡＲＴ５によっ
て受信エラーが検出されると、この受信エラーはステー
タスレジスタ１５に送出し、そこで保持するようになっ
ている。このステータスレジスタ１５の内容や上記パラ
レルデータ１３は制御菱贋Ｂ内のデータバス１６を通し
てＣＰＵ１７で読み取られるようになっている。このＣ
ＰＵ１７はこのパラレルデータ１ ３、ステータスレジ
スタ１５の内容を読み取ると同時に、それらを編集し、
さらにデータバス１６およびＵＡＲＴ１８を通して図示
しないホストシステムへ送出したり、あるいはＵＡＲＴ
５を通して操作部Ａにて使われているデータを送り出し
たりすることができるものある。
ータに変換して、上述したように、ラインドライバ６お
よびラインレシーバ７を介して操作部Ａ内のＵＡＲＴＩ
に伝送するようになっている。また、ＵＡＲＴ５によっ
て受信エラーが検出されると、この受信エラーはステー
タスレジスタ１５に送出し、そこで保持するようになっ
ている。このステータスレジスタ１５の内容や上記パラ
レルデータ１３は制御菱贋Ｂ内のデータバス１６を通し
てＣＰＵ１７で読み取られるようになっている。このＣ
ＰＵ１７はこのパラレルデータ１ ３、ステータスレジ
スタ１５の内容を読み取ると同時に、それらを編集し、
さらにデータバス１６およびＵＡＲＴ１８を通して図示
しないホストシステムへ送出したり、あるいはＵＡＲＴ
５を通して操作部Ａにて使われているデータを送り出し
たりすることができるものある。
なお、ＵＡＲＴ１８は制御装置Ｂのデータを上述したよ
うに、ホストシステムに転送することに加えて、ホスト
システムからのデータを制御装置Ｂ内に入力する機能も
有している。
うに、ホストシステムに転送することに加えて、ホスト
システムからのデータを制御装置Ｂ内に入力する機能も
有している。
次に、以上のように構成されたこの発明の誤り検出機能
を有する単方向メッセージ伝送方式の動作について説明
する。
を有する単方向メッセージ伝送方式の動作について説明
する。
まず〜操作部Ａにおいて、ゲートＱ２を通してＵＡＲＴ
Ｉに導入するストローブ信号ＳＴにより、パラレルデー
タ２がこのＵＡＲＴ川こセットされると、このＵＡＲＴ
Ｉによりシリアルデー外こ変換される。シリアルデータ
はＵＡＲＴＩよりラインドライバ３、ラインレシーバ４
を通して制御装置Ｂ内のＵＡＲＴ５に伝送される。ＵＡ
ＲＴ６にシリアルデータが導入されると、そこでパラレ
ルデータ１３に変換され、しかる後にデータバス１６を
通してＣＰＵされこ送られる。このＣＰＵ１７において
パラレルデータはホストシステムへのデー外こ編集され
た後、データバス１６もＵＡＲＴ事８を通してホストシ
ステムへ転送される。一方「 ＵＡＲＴ翼からＵＡＲＴ
５に転送され、このＵＡＲＴ５にて受信されたシリアル
データに受信エラーがＵＡＲＴ５で検出されると、ＣＰ
Ｕ１ ７へ割込信号１ ９が発生するとともに、ＵＡＲ
Ｔ５にて検出された受信エラーがステータスレジスタ１
５に送出され、このステータスレジスタ１５に受信エラ
ーが保持される。
Ｉに導入するストローブ信号ＳＴにより、パラレルデー
タ２がこのＵＡＲＴ川こセットされると、このＵＡＲＴ
Ｉによりシリアルデー外こ変換される。シリアルデータ
はＵＡＲＴＩよりラインドライバ３、ラインレシーバ４
を通して制御装置Ｂ内のＵＡＲＴ５に伝送される。ＵＡ
ＲＴ６にシリアルデータが導入されると、そこでパラレ
ルデータ１３に変換され、しかる後にデータバス１６を
通してＣＰＵされこ送られる。このＣＰＵ１７において
パラレルデータはホストシステムへのデー外こ編集され
た後、データバス１６もＵＡＲＴ事８を通してホストシ
ステムへ転送される。一方「 ＵＡＲＴ翼からＵＡＲＴ
５に転送され、このＵＡＲＴ５にて受信されたシリアル
データに受信エラーがＵＡＲＴ５で検出されると、ＣＰ
Ｕ１ ７へ割込信号１ ９が発生するとともに、ＵＡＲ
Ｔ５にて検出された受信エラーがステータスレジスタ１
５に送出され、このステータスレジスタ１５に受信エラ
ーが保持される。
そして、ステータスレジスタ１５に保持された受信エラ
ーがＣＰＵＩＴにより読み取られる。ＣＰＵ１７により
上記の編集されたデータあるいはステータスレジスタ１
５により保持されかつＣＰＵ１７で読み取られたエラー
情報はデータバス１６を通してＣＰＵ１７からパラレル
データ１４としてＵＡＲＴ５に送られ、ここで、シリア
ルデータに変換される。
ーがＣＰＵＩＴにより読み取られる。ＣＰＵ１７により
上記の編集されたデータあるいはステータスレジスタ１
５により保持されかつＣＰＵ１７で読み取られたエラー
情報はデータバス１６を通してＣＰＵ１７からパラレル
データ１４としてＵＡＲＴ５に送られ、ここで、シリア
ルデータに変換される。
しかる後に、ＵＡＲＴ５からラインドライバ６およびラ
インレシーバ７を通して操作部ＡのＵＡＲＴＩに伝送さ
れる。このシリアルデータはＵＡＲＴＩにおいてパラレ
ルデー外こ変換され、例えば表示のための表示データ８
としてＵＡＲＴＩから出力される。このＵＡＲＴＩが制
御装置ＢにおけるＵＡＲＴ５から転送されてきたシリア
ルデータを受信する際に、受信エラーの有無を検出し、
もし受信エラーがあった場合には、シフトレジスタ９へ
ＵＡＲＴＩから受信エラーが出力され、シフトレジスタ
９にて受信エラーが保持される。
インレシーバ７を通して操作部ＡのＵＡＲＴＩに伝送さ
れる。このシリアルデータはＵＡＲＴＩにおいてパラレ
ルデー外こ変換され、例えば表示のための表示データ８
としてＵＡＲＴＩから出力される。このＵＡＲＴＩが制
御装置ＢにおけるＵＡＲＴ５から転送されてきたシリア
ルデータを受信する際に、受信エラーの有無を検出し、
もし受信エラーがあった場合には、シフトレジスタ９へ
ＵＡＲＴＩから受信エラーが出力され、シフトレジスタ
９にて受信エラーが保持される。
しかし、ＵＡＲＴＩが１回の受信エラーを検出しても、
操作部Ａとしては何らの応答もせず、受信エラーがＵＡ
ＲＴ竃で検出された時点でのデータが表示装置にて表示
されるにすぎない。しかしながら、ＵＡＲＴＩは受信エ
ラーを検出するごとに出力してシフトレジスタ９はその
受信エラーを保持する。この受信エラーがｎ回連続して
検出されると、シフトレジスタ９の出力により、アンド
回路１０の入力条件が揃い、このアンド回路１０は出力
をエラーレジスタ１１に送出する。アンド回路１０の出
力により、エラーレジスタ１１がセットされる。
操作部Ａとしては何らの応答もせず、受信エラーがＵＡ
ＲＴ竃で検出された時点でのデータが表示装置にて表示
されるにすぎない。しかしながら、ＵＡＲＴＩは受信エ
ラーを検出するごとに出力してシフトレジスタ９はその
受信エラーを保持する。この受信エラーがｎ回連続して
検出されると、シフトレジスタ９の出力により、アンド
回路１０の入力条件が揃い、このアンド回路１０は出力
をエラーレジスタ１１に送出する。アンド回路１０の出
力により、エラーレジスタ１１がセットされる。
この世力は表示装置に送出され、この表示装置は受信エ
ラーが所定回数連続的に発生したことを表示するもので
ある。この表示装置の表示作用により「オペレータは入
力不能であることを知る。また、必要とあらば、ランプ
などを点灯させて、受信エラーが所定回数発生したこと
を報知するようにしてもよい。これと同時に、エラーレ
ジスタ１１の出力はゲート亀２のインヒビツト入力端に
も送出される。これにともない、ゲート１ ２はストロ
ーブ信号ＳＴをＵＡＲＴＩに送出するのを禁止する。パ
ラレルデータ２はテンキーなどを人間が操作したときに
得られる入力データであり、そのときの表示データ８は
オベレー外こ対して確認の意味をもつ表示用のデータで
あるから、制御装置Ｂからのデータにたとえ受信エラー
が起こり、オペレータがその謀りに気がつかなかったと
しても、制御装置Ｂ内のＵＡＲＴ１８を通してホストシ
ステムへ送られるデータではないので、本質的エラーと
は考えない。
ラーが所定回数連続的に発生したことを表示するもので
ある。この表示装置の表示作用により「オペレータは入
力不能であることを知る。また、必要とあらば、ランプ
などを点灯させて、受信エラーが所定回数発生したこと
を報知するようにしてもよい。これと同時に、エラーレ
ジスタ１１の出力はゲート亀２のインヒビツト入力端に
も送出される。これにともない、ゲート１ ２はストロ
ーブ信号ＳＴをＵＡＲＴＩに送出するのを禁止する。パ
ラレルデータ２はテンキーなどを人間が操作したときに
得られる入力データであり、そのときの表示データ８は
オベレー外こ対して確認の意味をもつ表示用のデータで
あるから、制御装置Ｂからのデータにたとえ受信エラー
が起こり、オペレータがその謀りに気がつかなかったと
しても、制御装置Ｂ内のＵＡＲＴ１８を通してホストシ
ステムへ送られるデータではないので、本質的エラーと
は考えない。
ここで問題となるのは、オペレータが入力しないで、制
御装置Ｂ自体で作られるコントロール信号やホストシス
テムからのコントロール信号に受信エラーが起った場合
である。
御装置Ｂ自体で作られるコントロール信号やホストシス
テムからのコントロール信号に受信エラーが起った場合
である。
そのため、この種のコントロール信号はｎ回連続して制
御装置Ｂから操作部Ａへ送ることとし、ｎ回連続して受
信エラーとなったとき、伝送系がダウンだと考え、入力
回路の部分（ＵＡＲＴＩの入力側の部分、すなわち、ゲ
ート１２、パラレルデータ２を導入する部分）をロック
して、オペレータに伝送系の異常を知らせるものである
。以上詳述したように、この発明によれば、操作部のデ
ータをトランスミッタレシーバから制御袋贋に転送し、
このデータを制御装置で編集した後のデータをこのトラ
ンスミッタレシーバで受信してその受信時の受信エラー
の有無を検出し、受信エラーが所定回数連続して検出さ
れたときストローブ信号がトランスミツタレシーバへ送
出するのを禁止してトランスミッタレシーバにデータが
セットされるのを阻止するようにしたので、人間が直接
操作する装置と制御装置との間のデータの伝送に際し、
わずらわしい伝送制御手順を用いずにデータの授受を行
うことができる。
御装置Ｂから操作部Ａへ送ることとし、ｎ回連続して受
信エラーとなったとき、伝送系がダウンだと考え、入力
回路の部分（ＵＡＲＴＩの入力側の部分、すなわち、ゲ
ート１２、パラレルデータ２を導入する部分）をロック
して、オペレータに伝送系の異常を知らせるものである
。以上詳述したように、この発明によれば、操作部のデ
ータをトランスミッタレシーバから制御袋贋に転送し、
このデータを制御装置で編集した後のデータをこのトラ
ンスミッタレシーバで受信してその受信時の受信エラー
の有無を検出し、受信エラーが所定回数連続して検出さ
れたときストローブ信号がトランスミツタレシーバへ送
出するのを禁止してトランスミッタレシーバにデータが
セットされるのを阻止するようにしたので、人間が直接
操作する装置と制御装置との間のデータの伝送に際し、
わずらわしい伝送制御手順を用いずにデータの授受を行
うことができる。
したがって、回路構成を簡略にできるとともに、ファー
ムウェア処理が軽減されるなどの効果を奏するものであ
る。
ムウェア処理が軽減されるなどの効果を奏するものであ
る。
図はこの発明の誤り検出機能を有する単方向メッセージ
伝送方式の一実施例を示すブロック図である。 Ａ・・…・操作部、Ｂ・・・制御装置、蔓，５，１８・
・・…トランスミツタレシーノゞ、９””けしジスタ、
１０…・・・アンド回路、１１……エラーレジスタ、１
２……ゲート、１５……ステータスレジスタ、Ｉ７・・
・・・・ＣＰＵ。
伝送方式の一実施例を示すブロック図である。 Ａ・・…・操作部、Ｂ・・・制御装置、蔓，５，１８・
・・…トランスミツタレシーノゞ、９””けしジスタ、
１０…・・・アンド回路、１１……エラーレジスタ、１
２……ゲート、１５……ステータスレジスタ、Ｉ７・・
・・・・ＣＰＵ。
Claims (1)
- １ 操作部からのデータを制御装置に伝送し、かつ制御
装置からのデータを操作部に伝送するメツセージ伝送に
おいて、前記操作部は前記制御装置からの伝送されたデ
ータのエラー検出手段を有し、このエラー検出手段によ
って受信エラーを所定の回数連続して受信した場合には
、前記操作部から上記制御装置に伝送するデータのスト
ローブ信号をインヒビツトすることにより、操作部から
制御装置へのデータ転送を阻止することを特徴とするメ
ツセージ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53008091A JPS6010466B2 (ja) | 1978-01-27 | 1978-01-27 | メツセ−ジ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53008091A JPS6010466B2 (ja) | 1978-01-27 | 1978-01-27 | メツセ−ジ伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54101608A JPS54101608A (en) | 1979-08-10 |
| JPS6010466B2 true JPS6010466B2 (ja) | 1985-03-18 |
Family
ID=11683645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53008091A Expired JPS6010466B2 (ja) | 1978-01-27 | 1978-01-27 | メツセ−ジ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010466B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115956A (ja) * | 1981-12-28 | 1983-07-09 | Yamatake Honeywell Co Ltd | デ−タ受信方式 |
-
1978
- 1978-01-27 JP JP53008091A patent/JPS6010466B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54101608A (en) | 1979-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5122794A (en) | Dual master implied token communication system | |
| JPH02199938A (ja) | データ伝送誤り検出方式 | |
| JPS6010466B2 (ja) | メツセ−ジ伝送方式 | |
| JPS622744B2 (ja) | ||
| JP2601453Y2 (ja) | シリアル通信システム | |
| JP2924209B2 (ja) | データ転送装置及びデータ転送方法 | |
| JPS5829243A (ja) | 伝送システムの信号監視装置 | |
| JP2941266B1 (ja) | バス通信型エンコーダ装置のエンコーダデータ出力方法 | |
| JPS59200365A (ja) | 制御情報転送方式 | |
| JPH03104582A (ja) | シリアル通信を用いたロボット制御装置 | |
| JPH01131932A (ja) | データ転送装置 | |
| JPS63133727A (ja) | デ−タ再送方式 | |
| JPH0522329A (ja) | 信号伝送障害の特定方法 | |
| JPS59181869A (ja) | 網制御装置 | |
| JPS594907B2 (ja) | 遠隔印字システム | |
| JPS61227451A (ja) | シリアルデ−タ通信制御用集積回路 | |
| JPS63308425A (ja) | 伝送回路 | |
| JPS584364B2 (ja) | デ−タ監視方式 | |
| JPH02216522A (ja) | データ伝送機構付きプリンタ | |
| JPH0570043U (ja) | ロジックデータの転送異常検出装置 | |
| JPH0239902B2 (ja) | ||
| JPS6361336A (ja) | デ−タエラ−検出方式 | |
| JPH04253246A (ja) | 転送誤り検出方式 | |
| JPH01235436A (ja) | データバス制御装置 | |
| JPH0897803A (ja) | データ伝送方式 |