JPS5972551A - コンピユ−タ装置のメモリ制御機構 - Google Patents
コンピユ−タ装置のメモリ制御機構Info
- Publication number
- JPS5972551A JPS5972551A JP18424582A JP18424582A JPS5972551A JP S5972551 A JPS5972551 A JP S5972551A JP 18424582 A JP18424582 A JP 18424582A JP 18424582 A JP18424582 A JP 18424582A JP S5972551 A JPS5972551 A JP S5972551A
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- Japan
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- memory
- external storage
- region
- control mechanism
- control
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はコンピュータ装置、特に外部記憶装置をその構
成の一部とするコンピュータ装置のメモリ制御機構に関
するものである。
成の一部とするコンピュータ装置のメモリ制御機構に関
するものである。
一般にメモリ領域にはコンビーータ装置を制御するうえ
で最低限必要なシステムプログラム領域と、ユーザの選
択・指示によって動作するアプリケーションフログラム
領域が確保されておシ、各々のプログラムはメモリ領域
の制御機構を考慮して作成されている。
で最低限必要なシステムプログラム領域と、ユーザの選
択・指示によって動作するアプリケーションフログラム
領域が確保されておシ、各々のプログラムはメモリ領域
の制御機構を考慮して作成されている。
しかし、一般のコンピュータ装置を対象として作成され
た汎用アプリケーションプログラムをコンピュータ装置
上で実行させる場合、そのメモリ領域を全て有効に活用
できない事態をまねくことがある。すなわち、コンピュ
ータ装置の特性によシ、制御すべきメモリ領域が一定範
囲を超えると、一定範囲を超えたメモリ領域に対する制
御機構を別に設けなければ使用できず、その開発にユー
ザはより多くの開発費用と時間を要することとなる。
た汎用アプリケーションプログラムをコンピュータ装置
上で実行させる場合、そのメモリ領域を全て有効に活用
できない事態をまねくことがある。すなわち、コンピュ
ータ装置の特性によシ、制御すべきメモリ領域が一定範
囲を超えると、一定範囲を超えたメモリ領域に対する制
御機構を別に設けなければ使用できず、その開発にユー
ザはより多くの開発費用と時間を要することとなる。
本発明は上記の点ＫＰみなされたもので、一部のメモリ
領域を外部記憶装置とみなし、独立のメモリ制御機構を
外部記憶制御部内に設定することにより、既存の外部記
憶装置への制御命令を用いて、メモリ領域を有効に活用
可能とすることを目的としたメモリ制御機構を提供する
ものである。
領域を外部記憶装置とみなし、独立のメモリ制御機構を
外部記憶制御部内に設定することにより、既存の外部記
憶装置への制御命令を用いて、メモリ領域を有効に活用
可能とすることを目的としたメモリ制御機構を提供する
ものである。
以下図面に従って本発明の詳細な説明すると、第１図は
本発明の実施例を示すブロック図であり、コンビーータ
装置の実行を制御するＣＰＵ（１）のもとにメモリ制御
部（２）と外部記憶制御部（３）が接続されている。又
、メモリ制御部（２）には基本メモリ（４）と拡張メモ
リ（５）が接続されている。ただし、ここで述べる基本
メモリ（４）はコンピュータを制御する上で最低限必要
なプログラム領域とテータ仙域とを補作するに充分なメ
モリ領域であり、拡張メモリ（５）とはコンピータの全
メモリ領域のうち基本メモ１月４）を除いた部分を示す
。外部記憶制御部（３）はコンピュータ装置に接続され
てデータの書き込み及び読み出し可能な外部記憶装置（
６）を制御するものであり、外部記憶制御部（３）に外
部記憶装置（６）が接続されると共に、外部記憶制御部
（３）とり張メモ１月５１とを接続したものであり、外
部記憶制御部（３）によって拡張メモ１月５）を制御す
ることができる。
本発明の実施例を示すブロック図であり、コンビーータ
装置の実行を制御するＣＰＵ（１）のもとにメモリ制御
部（２）と外部記憶制御部（３）が接続されている。又
、メモリ制御部（２）には基本メモリ（４）と拡張メモ
リ（５）が接続されている。ただし、ここで述べる基本
メモリ（４）はコンピュータを制御する上で最低限必要
なプログラム領域とテータ仙域とを補作するに充分なメ
モリ領域であり、拡張メモリ（５）とはコンピータの全
メモリ領域のうち基本メモ１月４）を除いた部分を示す
。外部記憶制御部（３）はコンピュータ装置に接続され
てデータの書き込み及び読み出し可能な外部記憶装置（
６）を制御するものであり、外部記憶制御部（３）に外
部記憶装置（６）が接続されると共に、外部記憶制御部
（３）とり張メモ１月５１とを接続したものであり、外
部記憶制御部（３）によって拡張メモ１月５）を制御す
ることができる。
第２図は第１図の外部記憶制御部（３Ｊの詳細を示すブ
ロック図であシ、ＣＰＵ（１１から外部記憶制御部（３
）へのデータ入出力要求信号は拡張メモリ（５）を含め
て外部記憶装置（６）が複数接続されているものと見な
して、見かけ上の外部記憶装置の識別の為の識別信号と
、選ばれた見かけ上の外部記憶装置のどの記憶位置を対
象としたデータ入出力要求であるかを知らせる位置指定
信号からなっておシ、装置選択部（力が識別信号を受け
ると、管理テーブル（８）を参照して外部記憶装置（６
ンを指定するものであれば、次に送られる位置指定信号
が指定した位置での所望の制御データを外部記憶制御部
ＱＯＪへ転送する。一度見かけ上の外部記憶装置（６）
が選択されると、次に識別信号を受信する迄その状態が
維持される、管理テーブル（８）には、予じめ、識別信
号に対応して外部記憶装置（６）あるいは拡張メモリ（
５）を制御する上で必要な情報が格納されておシ、識別
信号の次に入力される位置指定信号を拡張メモリ制御機
構（９）に転送すべきか、あるいは、外部記憶制御機構
ＧＯ＋に転送すべきかという選択を行なう為の情報も格
納されている。
ロック図であシ、ＣＰＵ（１１から外部記憶制御部（３
）へのデータ入出力要求信号は拡張メモリ（５）を含め
て外部記憶装置（６）が複数接続されているものと見な
して、見かけ上の外部記憶装置の識別の為の識別信号と
、選ばれた見かけ上の外部記憶装置のどの記憶位置を対
象としたデータ入出力要求であるかを知らせる位置指定
信号からなっておシ、装置選択部（力が識別信号を受け
ると、管理テーブル（８）を参照して外部記憶装置（６
ンを指定するものであれば、次に送られる位置指定信号
が指定した位置での所望の制御データを外部記憶制御部
ＱＯＪへ転送する。一度見かけ上の外部記憶装置（６）
が選択されると、次に識別信号を受信する迄その状態が
維持される、管理テーブル（８）には、予じめ、識別信
号に対応して外部記憶装置（６）あるいは拡張メモリ（
５）を制御する上で必要な情報が格納されておシ、識別
信号の次に入力される位置指定信号を拡張メモリ制御機
構（９）に転送すべきか、あるいは、外部記憶制御機構
ＧＯ＋に転送すべきかという選択を行なう為の情報も格
納されている。
装置選択部（力に入力された位置指定信号が拡張メモリ
（５）に対するものであれば、位置指定信号による制御
データは拡張メモリ制御機構（９）に転送される。拡張
メモリ制御機５（９）は入力信号にもとづき所定のデー
タ入出力処理を拡張メモ１月５ｊとの間で行なうが、こ
こでの処理手順は対象となるものが拡張メモリ（５）で
あることを除けば、外部記憶制御機構（１０１における
処理手順と全く同じである。したがって、ＣＰＵ（１）
からの拡張メモリ（５）へのデータ入出力要求を、例え
ば、メモリ制御部（２）にて行なうのであれば、ＣＰＵ
（１）が転送する位置指定信号は拡張メモＩＪ （５１
の物理的な位置を示すメモリアドレスでなければならな
いのに対し、外部記憶制御部（３）にて行なうのであれ
ば、ＣＰＵ（１）が転送する位置指定信号は拡張メモリ
（５）の論理的な位置指定信号で良い。
（５）に対するものであれば、位置指定信号による制御
データは拡張メモリ制御機構（９）に転送される。拡張
メモリ制御機５（９）は入力信号にもとづき所定のデー
タ入出力処理を拡張メモ１月５ｊとの間で行なうが、こ
こでの処理手順は対象となるものが拡張メモリ（５）で
あることを除けば、外部記憶制御機構（１０１における
処理手順と全く同じである。したがって、ＣＰＵ（１）
からの拡張メモリ（５）へのデータ入出力要求を、例え
ば、メモリ制御部（２）にて行なうのであれば、ＣＰＵ
（１）が転送する位置指定信号は拡張メモＩＪ （５１
の物理的な位置を示すメモリアドレスでなければならな
いのに対し、外部記憶制御部（３）にて行なうのであれ
ば、ＣＰＵ（１）が転送する位置指定信号は拡張メモリ
（５）の論理的な位置指定信号で良い。
ここで、物理的な位置指定とはメモリに対してアドレス
指定を直接、一意的に指定することであり、論理的な位
置指定とは例えば、外部記憶装置（６）がディスク装置
であれば、位置指定信号はディスク装置内のデータ格納
場所を示すトラック、サイド、セクターを表わす信号で
ある。そして、拡張メモリ（５）に対するＣＰＵ（１１
からの論理的な位置指定信号を拡張メモリ（５）への物
理的な位置指定信号へ変換するためには装置選択部（７
）にて管理テーブル（８）を参照して行なわれ、管理テ
ーブル（８）からの制御データにもとづいて、例えば、
０（零）番地から１０００番地までが基本メモリ（４）
であシ、１００１番地から２０００ 番地までがユーザ
の使用できる拡張メモリ（５）であれば、１００１番地
からのデータの書き込み及び読み出しは拡張メモリ制御
機構（６）によシ行なわれることになる。
指定を直接、一意的に指定することであり、論理的な位
置指定とは例えば、外部記憶装置（６）がディスク装置
であれば、位置指定信号はディスク装置内のデータ格納
場所を示すトラック、サイド、セクターを表わす信号で
ある。そして、拡張メモリ（５）に対するＣＰＵ（１１
からの論理的な位置指定信号を拡張メモリ（５）への物
理的な位置指定信号へ変換するためには装置選択部（７
）にて管理テーブル（８）を参照して行なわれ、管理テ
ーブル（８）からの制御データにもとづいて、例えば、
０（零）番地から１０００番地までが基本メモリ（４）
であシ、１００１番地から２０００ 番地までがユーザ
の使用できる拡張メモリ（５）であれば、１００１番地
からのデータの書き込み及び読み出しは拡張メモリ制御
機構（６）によシ行なわれることになる。
また、基本メモリ（４１と拡張メモリ（５）との演算処
理はメモリ制御部（２）で適時行なわれる。
理はメモリ制御部（２）で適時行なわれる。
斜上のように、本発明はコンピュータの拡張メモリ（５
）をメモリ制御部（２）と外部記憶制御部（３）とで制
御するので、拡張メモリ（５）を有効に活用でき、まだ
、プログラムは拡張メモリ（５）を利用するにあたって
、必ずしもその物理的な位置を考慮することなく、論理
的な位置指定で良いのできわめて容易に拡張メモリ（５
）を活用できる。
）をメモリ制御部（２）と外部記憶制御部（３）とで制
御するので、拡張メモリ（５）を有効に活用でき、まだ
、プログラムは拡張メモリ（５）を利用するにあたって
、必ずしもその物理的な位置を考慮することなく、論理
的な位置指定で良いのできわめて容易に拡張メモリ（５
）を活用できる。
このことは拡張メモリ（５）の制御をコンピュータ構成
内に含まガいものとして作成されたフ゛ログラムにおい
ても、拡張メモリ（５）を一種の外部記憶装置とみなし
、利用することができるので、その汎用性が拡大する等
きわめて大きな効果を奏する。
内に含まガいものとして作成されたフ゛ログラムにおい
ても、拡張メモリ（５）を一種の外部記憶装置とみなし
、利用することができるので、その汎用性が拡大する等
きわめて大きな効果を奏する。
第１図は本発明の実施例を示すブロック図、第２図は本
発明の外部記憶制御部の詳細を示すブロック図である。 （１） ＣＰＵ （２）メモリ制御部（
３）外部記憶制御部 （４）基本メモリ（５）拡張メ
モリ（６） 外部記憶装置（力 装置選択部
（８）管理テーブル（９） 拡張メモリ制御機構 αＱ 外部記憶制御機構
発明の外部記憶制御部の詳細を示すブロック図である。 （１） ＣＰＵ （２）メモリ制御部（
３）外部記憶制御部 （４）基本メモリ（５）拡張メ
モリ（６） 外部記憶装置（力 装置選択部
（８）管理テーブル（９） 拡張メモリ制御機構 αＱ 外部記憶制御機構
Claims (1)
- コンピュータ装置のメモリの一部分を拡張メモリとし、
外部記憶装置を制御する外部記憶制御部の中に該拡張メ
モリの制御機能を設定し、外部記憶制御部への制御信号
により前記拡張メモリのデータ入出力を行なうことを特
徴としたコンピュータ装置のメモリ制御機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18424582A JPS5972551A (ja) | 1982-10-20 | 1982-10-20 | コンピユ−タ装置のメモリ制御機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18424582A JPS5972551A (ja) | 1982-10-20 | 1982-10-20 | コンピユ−タ装置のメモリ制御機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5972551A true JPS5972551A (ja) | 1984-04-24 |
Family
ID=16149922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18424582A Pending JPS5972551A (ja) | 1982-10-20 | 1982-10-20 | コンピユ−タ装置のメモリ制御機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972551A (ja) |
-
1982
- 1982-10-20 JP JP18424582A patent/JPS5972551A/ja active Pending
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