JPS596622A - パワ−トランジスタのスナバ回路 - Google Patents
パワ−トランジスタのスナバ回路Info
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- JPS596622A JPS596622A JP11405382A JP11405382A JPS596622A JP S596622 A JPS596622 A JP S596622A JP 11405382 A JP11405382 A JP 11405382A JP 11405382 A JP11405382 A JP 11405382A JP S596622 A JPS596622 A JP S596622A
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- snubber circuit
- power transistor
- circuit
- capacitor
- snubber
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08146—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in bipolar transistor switches
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- Protection Of Static Devices (AREA)
- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、パワートランジスタの過電圧保護を行うス
ナバ回路に関する。
ナバ回路に関する。
一般に、パワートランジスタのスナバ回路トしては、パ
ワートランジスタのターンオフ時の動作軌跡（ターンオ
フする際にコレクタ電圧流。
ワートランジスタのターンオフ時の動作軌跡（ターンオ
フする際にコレクタ電圧流。
コレクタ電圧が時間の変化と共にたどる軌跡）がターン
オフ時の安全動作領域内に収まシ、シかもスナバ回路で
の発生損失が少ないことが要求される。
オフ時の安全動作領域内に収まシ、シかもスナバ回路で
の発生損失が少ないことが要求される。
このような観点から、従来においては、パワートランジ
スタのスナバ回路として、第７図に示す回路構成が最も
一般的に使用されている。
スタのスナバ回路として、第７図に示す回路構成が最も
一般的に使用されている。
なお、第７図はチョッパ回路における構成例であるが、
基本的にはインバータ回路においても同様に実施するこ
とができる。すなわち、第７図において、参照符号７０
は直流電源、／λはパワートランジスタ、／りはフリー
ホイールダイオード、／６は肪導性負荷をそれぞれ示し
。
基本的にはインバータ回路においても同様に実施するこ
とができる。すなわち、第７図において、参照符号７０
は直流電源、／λはパワートランジスタ、／りはフリー
ホイールダイオード、／６は肪導性負荷をそれぞれ示し
。
前記パワートランジスタ１２に対し抵抗ｌに、ダイオー
ド、２０およびコンデンサ、２．２からなるスナバ回路
−２Ｖが接続される。なお、参照符号２乙は主回路配線
インダクタンスを示す。
ド、２０およびコンデンサ、２．２からなるスナバ回路
−２Ｖが接続される。なお、参照符号２乙は主回路配線
インダクタンスを示す。
このように構成されたパワートランジスタのスナバ回路
の動作波形を示せば第２図（１）〜（３）に示す通シで
ある。すなわち、第７図に示すスナバ回路２弘において
、コンデンサ２−は、パワートランジスタ／２のターン
オフ直前で、直流電源１０の電圧Ｅｄに充電されている
〔第２図（，２＞参照〕。次いで、パワートランジスタ
／２をターンオフする際にｔＪｌそのコレクタ電流１゜
が減少し始めると同時にコレクタ・エミッタ電圧ｖＯＥ
が直流電源１０の電圧Ｅｄに達し〔第２図（１）参照〕
、フリーホイールダイオード／４ｔが導通する〔第２図
（３）参照〕。一方、コレクタ電流ｌｃの減少に伴い、
負？ＴｆＩｔ流はフリーホイールダイオードフグを介し
てスナバ回路、２４ｔのコンデンサ２．２に転流してこ
れを充電するため〔第２図（２）参照〕、パワートラン
ジスタ／、２のターンオフ時の動作軌跡は第３図に示す
ようになる。
の動作波形を示せば第２図（１）〜（３）に示す通シで
ある。すなわち、第７図に示すスナバ回路２弘において
、コンデンサ２−は、パワートランジスタ／２のターン
オフ直前で、直流電源１０の電圧Ｅｄに充電されている
〔第２図（，２＞参照〕。次いで、パワートランジスタ
／２をターンオフする際にｔＪｌそのコレクタ電流１゜
が減少し始めると同時にコレクタ・エミッタ電圧ｖＯＥ
が直流電源１０の電圧Ｅｄに達し〔第２図（１）参照〕
、フリーホイールダイオード／４ｔが導通する〔第２図
（３）参照〕。一方、コレクタ電流ｌｃの減少に伴い、
負？ＴｆＩｔ流はフリーホイールダイオードフグを介し
てスナバ回路、２４ｔのコンデンサ２．２に転流してこ
れを充電するため〔第２図（２）参照〕、パワートラン
ジスタ／、２のターンオフ時の動作軌跡は第３図に示す
ようになる。
また、パワートランジスタ／λがターンオフ完了した後
も、主回路の配線インダクタンス２乙に蓄積された電磁
エネルギーが完全に放出されるまでの間コンデンサ２．
２には電流ｉｏｓが流れる〔第一図（２）参照〕。すな
わち、パワートランジスタ／２のスイッチング時間を無
視すると、前記コンデンサ２２の電圧ＶＣ８および電流
ｉｃｓは次式で与えられる。
も、主回路の配線インダクタンス２乙に蓄積された電磁
エネルギーが完全に放出されるまでの間コンデンサ２．
２には電流ｉｏｓが流れる〔第一図（２）参照〕。すな
わち、パワートランジスタ／２のスイッチング時間を無
視すると、前記コンデンサ２２の電圧ＶＣ８および電流
ｉｃｓは次式で与えられる。
但し、Ｉｕ：パワートランジスタ（／２）のターンオフ
直前の電流 ω： イにて Ｅｄ： 直流電源（１０）の電圧 Ｌ ： 主回路配線インダクタンス（２６）Ｃｓ ス
ナバＩｆｆ（，２弘）のコンデンサ（コ２）の容量 前記式（１） 、 ＋２）から、パワートランジスタ７
．２の印加電圧ピーク値Ｖ。８Ｐは、次式で与えられ前
述したところから明らかなように、第１図に示すスナバ
回路、２グによれは、コンデンサ２．２の電圧が１紅流
１！源ＩＯの電圧以下に放電されないので、スナバ１回
路２４ｔでの発生損失が低減する特徴を有する。しかし
ながら、パワートランジスタ／２のターンオフ時の安全
動作領域を示せば、第Ｖ図に示す通シであシ、この場合
に第１図に示すスナバ回路を適用する場合に次のような
欠点を生じる。すなわち、第Ｖ図において、パワートラ
ンジスタ／２は１ ’ＯＡ以下の電流でスイッチング
させる場合にパワートランジスタ／２の耐電圧能力を有
効に活用できるが、ＩＣＢの電流で適用する場合に工。
直前の電流 ω： イにて Ｅｄ： 直流電源（１０）の電圧 Ｌ ： 主回路配線インダクタンス（２６）Ｃｓ ス
ナバＩｆｆ（，２弘）のコンデンサ（コ２）の容量 前記式（１） 、 ＋２）から、パワートランジスタ７
．２の印加電圧ピーク値Ｖ。８Ｐは、次式で与えられ前
述したところから明らかなように、第１図に示すスナバ
回路、２グによれは、コンデンサ２．２の電圧が１紅流
１！源ＩＯの電圧以下に放電されないので、スナバ１回
路２４ｔでの発生損失が低減する特徴を有する。しかし
ながら、パワートランジスタ／２のターンオフ時の安全
動作領域を示せば、第Ｖ図に示す通シであシ、この場合
に第１図に示すスナバ回路を適用する場合に次のような
欠点を生じる。すなわち、第Ｖ図において、パワートラ
ンジスタ／２は１ ’ＯＡ以下の電流でスイッチング
させる場合にパワートランジスタ／２の耐電圧能力を有
効に活用できるが、ＩＣＢの電流で適用する場合に工。
え以下と比較し直流電源電圧を低減しなければならない
。
。
また、パワートランジスタ７．２−のスパナ回路、２４
ｔとして、第５図に示す回路も一般的に使用されている
。なお、第５図に示す回路は、第１図に示す回路と全て
共通の構成安累を肩し、同一の構成要素には同一の参照
符号を付しである。
ｔとして、第５図に示す回路も一般的に使用されている
。なお、第５図に示す回路は、第１図に示す回路と全て
共通の構成安累を肩し、同一の構成要素には同一の参照
符号を付しである。
第５図に示す回路の動作につき第２図（１）〜（３）に
示す動作波形を参照しながら説明する。第５図に示すス
パナ回路２４ｔにおいて、コンデンサ２コは ｙ＜’￥
、−トランジスタ１２のターンオフ直前で蓄積電荷が放
電され、その端子電圧ｖＣ８はθＶになっている〔第を
図（，２）参照〕。次いで、パワートランジスタ／、２
をターンオフする際には、そのコレクタ電流ＩＣが減少
し始めると、減少した電流分はコンデンサ、２２に転流
する〔第２図（２）参照〕。従って、ターンオフ時のパ
ワートランジスタンコのコレクタ・エミッタ電圧ＶＣＨ
の電圧上昇率はコンデンサ２．２によシ抑制され〔第２
図（１）参照〕、パワートランジスタ７．２のターンオ
フ時の動作軌跡は第７図に示すようになる。一方、パワ
ートランジスタ／２がターンオフ完了した後、コンデン
サ、２コの端子電圧Ｖ。Ｓが直流電源ＩＯの電圧Ｅｄｔ
／Ｃ達する−まで、コンデンサ・２．２は負荷電流（パ
ワートランジスタのターンオフ完了前の′暖流に等しい
）で定電流充電される。
示す動作波形を参照しながら説明する。第５図に示すス
パナ回路２４ｔにおいて、コンデンサ２コは ｙ＜’￥
、−トランジスタ１２のターンオフ直前で蓄積電荷が放
電され、その端子電圧ｖＣ８はθＶになっている〔第を
図（，２）参照〕。次いで、パワートランジスタ／、２
をターンオフする際には、そのコレクタ電流ＩＣが減少
し始めると、減少した電流分はコンデンサ、２２に転流
する〔第２図（２）参照〕。従って、ターンオフ時のパ
ワートランジスタンコのコレクタ・エミッタ電圧ＶＣＨ
の電圧上昇率はコンデンサ２．２によシ抑制され〔第２
図（１）参照〕、パワートランジスタ７．２のターンオ
フ時の動作軌跡は第７図に示すようになる。一方、パワ
ートランジスタ／２がターンオフ完了した後、コンデン
サ、２コの端子電圧Ｖ。Ｓが直流電源ＩＯの電圧Ｅｄｔ
／Ｃ達する−まで、コンデンサ・２．２は負荷電流（パ
ワートランジスタのターンオフ完了前の′暖流に等しい
）で定電流充電される。
そこで、スナバ回路、２＋Ｌのコンデンサ２２の端子電
圧ｖｃｓかｉ１Ｌ？ＩＣ電源１０の電圧に達すると、フ
リーホイールダイメート／Ｖが導通し〔第６図（３）参
照〕、その後コンデンサ、２２の電圧ＶＱ３および電流
ｉｃｓは次式で与えられる。
圧ｖｃｓかｉ１Ｌ？ＩＣ電源１０の電圧に達すると、フ
リーホイールダイメート／Ｖが導通し〔第６図（３）参
照〕、その後コンデンサ、２２の電圧ＶＱ３および電流
ｉｃｓは次式で与えられる。
Ｉｃ３ ：＝ １０００８ωｔ −−−−−１−
１−−−−−−１（４１但し、Ｉ［Ｉｉω、Ｅｄ、Ｌ、
Ｃは前記式（１） 、 ＋２）と同じである。
１−−−−−−１（４１但し、Ｉ［Ｉｉω、Ｅｄ、Ｌ、
Ｃは前記式（１） 、 ＋２）と同じである。
この結果、ンリーホイールダイオード／４ｔが導通した
後のコンデンサ、２２の電圧ｙｅｓおよび電流ｔｃｓの
変化は、先に説明した第７図に示す回路と同一である。
後のコンデンサ、２２の電圧ｙｅｓおよび電流ｔｃｓの
変化は、先に説明した第７図に示す回路と同一である。
また、パワートランジスタの印加電圧ピーク値ＶＯＥＰ
も、前記式（３）と全く同様の式で与えられる。
も、前記式（３）と全く同様の式で与えられる。
第１図に示すスナバ回路コ≠によれば、ターンオフ時の
パワートランジスタ１．２のコレクタ・エミッタ電圧Ｖ
。□の上昇率を抑制することができるので、第≠図に示
されるようなターンオフ時の安全動作領域を有するパワ
ートランジスタにおいても、耐電圧および電流容量（第
参図においてはＶＯＥ ｌ 工ａｎ ）を最大限に活用
できる。しかしながら、パワートランジスタ／２のター
ンオフに先立ち、コンデンサコλの蓄積電荷を毎回放電
するので、発生損失が大きくなる欠点を准する。
パワートランジスタ１．２のコレクタ・エミッタ電圧Ｖ
。□の上昇率を抑制することができるので、第≠図に示
されるようなターンオフ時の安全動作領域を有するパワ
ートランジスタにおいても、耐電圧および電流容量（第
参図においてはＶＯＥ ｌ 工ａｎ ）を最大限に活用
できる。しかしながら、パワートランジスタ／２のター
ンオフに先立ち、コンデンサコλの蓄積電荷を毎回放電
するので、発生損失が大きくなる欠点を准する。
そこで、本発明者尋は、前述した従来のパワートランジ
スタにおけるスナバ回路の問題点を全て克服すべく檀々
検討を重ねた結果、ノクワートランジスタのスナバ回路
として従来と同様のスナバ回路を設けると共に過電流時
にのみ前記スナバ回路と共に動作してスナバ回路のサー
ジエネルギー吸収能力を有するスナバ回路を付設するこ
とにより、パワートランジスタの通常の動作時には発生
損失の少ない従来のスナバ回路のみによって過電圧の保
賎を行い、過１１＃Ｌ時には全てのスナバ回路によって
サージエネルギーを有効に眩収し、パワートランジスタ
の過電圧保睡を確実に達成し、前記問題点を解消し得る
ことを突き止めた。
スタにおけるスナバ回路の問題点を全て克服すべく檀々
検討を重ねた結果、ノクワートランジスタのスナバ回路
として従来と同様のスナバ回路を設けると共に過電流時
にのみ前記スナバ回路と共に動作してスナバ回路のサー
ジエネルギー吸収能力を有するスナバ回路を付設するこ
とにより、パワートランジスタの通常の動作時には発生
損失の少ない従来のスナバ回路のみによって過電圧の保
賎を行い、過１１＃Ｌ時には全てのスナバ回路によって
サージエネルギーを有効に眩収し、パワートランジスタ
の過電圧保睡を確実に達成し、前記問題点を解消し得る
ことを突き止めた。
従って、本発明の目的は、Ｍ電流領域で制圧が低下する
パワートランジスタに対し、通常のスイッチング動作時
に最小限のサージエネルギー吸収能力を有し、過電流時
に前記サージエネルギーを充分吸収し得るよう能力の増
大を達成することができるパワートランジスタのスナバ
回路を提供するにある。
パワートランジスタに対し、通常のスイッチング動作時
に最小限のサージエネルギー吸収能力を有し、過電流時
に前記サージエネルギーを充分吸収し得るよう能力の増
大を達成することができるパワートランジスタのスナバ
回路を提供するにある。
前記の目的を達成するため、本発明においては、パワー
トランジスタに通常のスイッチング動作を行う際に最小
限のサージエネルギー吸収能力を有する第／のスナバ回
路を接続し、さらに前記パワートランジスタに過電流時
において前記第１のスナバ回路のサージエネルギー吸収
能力を増大し得る第２のスナバ回路を接続することを！
＋ｊ徴とする。
トランジスタに通常のスイッチング動作を行う際に最小
限のサージエネルギー吸収能力を有する第／のスナバ回
路を接続し、さらに前記パワートランジスタに過電流時
において前記第１のスナバ回路のサージエネルギー吸収
能力を増大し得る第２のスナバ回路を接続することを！
＋ｊ徴とする。
ＭＪ Ｈｅのスナバ回路において、第コのスナバ回路は
、パワートランジスタのコレクタ・エミッタ端子間に接
続したコンデンサとサイリスタスイッチとの直列回路か
らなり、過電ｖ１０時にパワートランジスタのターンオ
フに先立ってサイリスタスイッチを点弧するよう構成す
れは好適である。この場合、前醜己コンテンサと並列抵
抗を接続してコンデンサの端子電圧をＯＶに保持するよ
う構成すれば好適である。
、パワートランジスタのコレクタ・エミッタ端子間に接
続したコンデンサとサイリスタスイッチとの直列回路か
らなり、過電ｖ１０時にパワートランジスタのターンオ
フに先立ってサイリスタスイッチを点弧するよう構成す
れは好適である。この場合、前醜己コンテンサと並列抵
抗を接続してコンデンサの端子電圧をＯＶに保持するよ
う構成すれば好適である。
次に、本発明に係るパワートランジスタのスナバ回路の
実施例につき、添句図面を参照しながら以下旺細に説明
する。
実施例につき、添句図面を参照しながら以下旺細に説明
する。
５８ｒ図は１本発明スナバ回路の一実施例を示すもので
ある。′４一実施例においては、パワートランジスタを
、通當第≠図に示す”ＯＡ ｒ ｖＯＨで囲まれる動作
領域で適用し、第１図に示す回路構成からなるスパナ泊
１路によって過電圧保睦を行うよう構成する。すなわち
、第を図において、第１図に示す回路と同一の構成部分
については同一の参照符号を付してその詐細な台兄明は
省略する。しかるに、本実施例回路においては、第１図
に示す囲路構成に加えて、パワートランジスタ／２のコ
レクタ・エミッタ端子間にコンデンサ２ｔとサイリスタ
スイッチ３０との直列回路を接続し、しかも前記コンデ
ンサ２ｒと並列に抵抗３２を接続してスナバ回路を構成
する。
ある。′４一実施例においては、パワートランジスタを
、通當第≠図に示す”ＯＡ ｒ ｖＯＨで囲まれる動作
領域で適用し、第１図に示す回路構成からなるスパナ泊
１路によって過電圧保睦を行うよう構成する。すなわち
、第を図において、第１図に示す回路と同一の構成部分
については同一の参照符号を付してその詐細な台兄明は
省略する。しかるに、本実施例回路においては、第１図
に示す囲路構成に加えて、パワートランジスタ／２のコ
レクタ・エミッタ端子間にコンデンサ２ｔとサイリスタ
スイッチ３０との直列回路を接続し、しかも前記コンデ
ンサ２ｒと並列に抵抗３２を接続してスナバ回路を構成
する。
また、前記パワートランジスタ／２に対する過電流を検
出するため、パワートランジスタ／、２のコレクタ端子
を針こ変流器３≠を介して電流検出回路３ぶを接続し、
過電流が検出された際前記電流検出回路３乙によってサ
イリスタスイッチ３０をＯＮ状態にするよう構成する。
出するため、パワートランジスタ／、２のコレクタ端子
を針こ変流器３≠を介して電流検出回路３ぶを接続し、
過電流が検出された際前記電流検出回路３乙によってサ
イリスタスイッチ３０をＯＮ状態にするよう構成する。
このように構成された本実施例回路においては、パワー
トランジスタ／、２が安全動作領域で作動す−る場合に
は第１図に示す従来の回路と同様にスナバ回路、２グが
有効に作用【７て過電圧保睦が行われる。しかるに、過
電流時には、パワートランジスタ／２のター／オフに先
立って前記電流検出回路３６が動作してサイリスタスイ
ッチ３θが点弧し、パワートランジスタ／２と並列に接
続されたコンデンサ、２ｇによりスナバ回路−２グのサ
ージエ不ルキー吸収能力が高められる。なお、過電流時
には、パワートランジスタ／−２は＊ ’ＯＡを越え
る電流をム卸「する可能性があるが５本発明回路によれ
ば、前記コンデンサ２どの追加によりパワートランジス
タ１２のターンオフ時のコレクタ・エミッタ電圧の電圧
上昇率を抑制することができるので、パワートランジス
タ７．２を確実に保強することができる。
トランジスタ／、２が安全動作領域で作動す−る場合に
は第１図に示す従来の回路と同様にスナバ回路、２グが
有効に作用【７て過電圧保睦が行われる。しかるに、過
電流時には、パワートランジスタ／２のター／オフに先
立って前記電流検出回路３６が動作してサイリスタスイ
ッチ３θが点弧し、パワートランジスタ／２と並列に接
続されたコンデンサ、２ｇによりスナバ回路−２グのサ
ージエ不ルキー吸収能力が高められる。なお、過電流時
には、パワートランジスタ／−２は＊ ’ＯＡを越え
る電流をム卸「する可能性があるが５本発明回路によれ
ば、前記コンデンサ２どの追加によりパワートランジス
タ１２のターンオフ時のコレクタ・エミッタ電圧の電圧
上昇率を抑制することができるので、パワートランジス
タ７．２を確実に保強することができる。
この場合、コンデンサ、２ｇに並列接続した抵抗３λは
、コンデンサ２ｇの端子電圧を過電流時の動作に備えて
ｏＶに保持しておくためのものである。
、コンデンサ２ｇの端子電圧を過電流時の動作に備えて
ｏＶに保持しておくためのものである。
第を図に示す本発明の実施例回路においては。
通常動作時のパワートランジスタ／２のスナバ回路、２
４ｔとして、第７図に示す回路構成を採用しているが、
この（ｇ回路構成に限定されることなく、例えは第１図
に示すスナバ回路や一般的なｌＬＣスナバ回路叫を適用
し得ることは勿論である。また、第を図に示す回路にお
いては、過電流の検出をパワートランジスタ７．２のコ
レクタ側に変流器３Ｖを接続して行っているが、この検
出＋段に限定されることなく他の検出手段を適用するこ
ともできる。
４ｔとして、第７図に示す回路構成を採用しているが、
この（ｇ回路構成に限定されることなく、例えは第１図
に示すスナバ回路や一般的なｌＬＣスナバ回路叫を適用
し得ることは勿論である。また、第を図に示す回路にお
いては、過電流の検出をパワートランジスタ７．２のコ
レクタ側に変流器３Ｖを接続して行っているが、この検
出＋段に限定されることなく他の検出手段を適用するこ
ともできる。
前述し′ｆｃ実施例からψ」らかなように、本発明によ
れば、パワートランジスタの通常の動作時には発生損失
の少ないスナバ回路のみを動作させ、過′１ＪＬ流時に
ターンオフ時のコレクタ・エミッタ電圧の電圧上ＪＪ４
−率の抑制が可能なスナバ回路が追加されて前＋１ピス
ナバ（ロ）路と共に動作することにより１通常動作時に
は高い変換効率が得られ、過電流時にはパワートランジ
スタを確実に保護することができる。従って、本発明ス
ナバ回路は、バソートツンジスタをスイッチング動作さ
せて適用する全ての′亀力変挾ｉ籠に有効に実施するこ
とができる。
れば、パワートランジスタの通常の動作時には発生損失
の少ないスナバ回路のみを動作させ、過′１ＪＬ流時に
ターンオフ時のコレクタ・エミッタ電圧の電圧上ＪＪ４
−率の抑制が可能なスナバ回路が追加されて前＋１ピス
ナバ（ロ）路と共に動作することにより１通常動作時に
は高い変換効率が得られ、過電流時にはパワートランジ
スタを確実に保護することができる。従って、本発明ス
ナバ回路は、バソートツンジスタをスイッチング動作さ
せて適用する全ての′亀力変挾ｉ籠に有効に実施するこ
とができる。
以上１本発明の好適な実施レリについて説明したが１本
発明の梢神を逸脱しない範囲内において種々の設■１°
変史をなし得ることは勿論である。
発明の梢神を逸脱しない範囲内において種々の設■１°
変史をなし得ることは勿論である。
第１図は従来のパワートランジスタのスナバ回路の一構
成例を示す回路図、第２図（１）〜（３）は第７図に示
すスナバ回路の動作波形図、第３図は第１図に示すパワ
ートランジスタのターンオフ時の動作軌跡線図、第Ｖ図
はパワートランジスタのターンオフ時の安全動作領域を
示す線図、第１図は従来のパワートランジスタのスナバ
回路の別の構成例を示す回路図、第２図（１）〜（３）
は第ｊ図に示すスナバ回路の動作波形図％第７図は第１
図に示すパワートランジスタのターンオフ時の動作軌跡
線図、第を図は本発明に係るパワートランジスタのスナ
バ回路の一実施例ｆ示す回路図である。 ＩＯ・・・直流電源 ／２・・・パワートラン
ジスタ ／ｌ・・・抵 抗 、２０・・・ダイオードλ
λ・・・コンデンサ 、２弘・・・スナバ回路ツチ ３グ９１．変流器 ３６・・・電流検出回路
特杵出願人 富士電楡製造株式会社 ＦＩＧ、Ｉ ＦＩＧ、２ ３．３ ｃ ３．４ Ｏ ＶＯＥｌｌＩｌｔＲｔｌ ＦＩＧ、５ ＦＩＧ、６ ＦＩＧ ７ ｃ ＦＩＧ８ ６
成例を示す回路図、第２図（１）〜（３）は第７図に示
すスナバ回路の動作波形図、第３図は第１図に示すパワ
ートランジスタのターンオフ時の動作軌跡線図、第Ｖ図
はパワートランジスタのターンオフ時の安全動作領域を
示す線図、第１図は従来のパワートランジスタのスナバ
回路の別の構成例を示す回路図、第２図（１）〜（３）
は第ｊ図に示すスナバ回路の動作波形図％第７図は第１
図に示すパワートランジスタのターンオフ時の動作軌跡
線図、第を図は本発明に係るパワートランジスタのスナ
バ回路の一実施例ｆ示す回路図である。 ＩＯ・・・直流電源 ／２・・・パワートラン
ジスタ ／ｌ・・・抵 抗 、２０・・・ダイオードλ
λ・・・コンデンサ 、２弘・・・スナバ回路ツチ ３グ９１．変流器 ３６・・・電流検出回路
特杵出願人 富士電楡製造株式会社 ＦＩＧ、Ｉ ＦＩＧ、２ ３．３ ｃ ３．４ Ｏ ＶＯＥｌｌＩｌｔＲｔｌ ＦＩＧ、５ ＦＩＧ、６ ＦＩＧ ７ ｃ ＦＩＧ８ ６
Claims (1)
- 【特許請求の範囲】 （１）パワートランジスタに通常のスイッチング動作を
行う際に最小限のサージエネルギー吸収能力を有する第
１のスナバ回路を接続し、さらに前記パワートランジス
タに過電流時において前記第１のスナバ回路のサージエ
ネルギー吸収能力を増大し得る第２のスナバ回路を接続
することを４＋黴とするパワートランジスタのスナバ回
路。 （２、特許請求の範囲第１項記載のスナバ回路において
、第コのスナバ回路はパワートランジスタのコレクタ・
エミッタ端子間に接続したコンデンサとザイリスタスイ
ッチとの直列回路からなシ、過電流時にパワートランジ
スタのターンオフに先立ってサイリスタスインチを点弧
するよう構成してなるパワートランジスタのスナバ回路
。 （３） ％ＦＦ梢求０範囲第２項記載のスナバ回路に
おいて、第λのスナバ回路のコンデンサと並列にコンデ
ンサの端子電圧をＯＶに保持するための抵抗を並列に接
続してなるパワートランジスタのスナバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11405382A JPS596622A (ja) | 1982-07-02 | 1982-07-02 | パワ−トランジスタのスナバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11405382A JPS596622A (ja) | 1982-07-02 | 1982-07-02 | パワ−トランジスタのスナバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS596622A true JPS596622A (ja) | 1984-01-13 |
Family
ID=14627850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11405382A Pending JPS596622A (ja) | 1982-07-02 | 1982-07-02 | パワ−トランジスタのスナバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596622A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164397U (ja) * | 1987-04-10 | 1988-10-26 | ||
| JPH0210919A (ja) * | 1988-06-28 | 1990-01-16 | Nissin Electric Co Ltd | スナッバ回路 |
| WO1999003205A1 (de) * | 1997-07-08 | 1999-01-21 | Robert Bosch Gmbh | Schaltungsanordnung, insbesondere zum ansteuern einer zündendstufe |
-
1982
- 1982-07-02 JP JP11405382A patent/JPS596622A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164397U (ja) * | 1987-04-10 | 1988-10-26 | ||
| JPH0210919A (ja) * | 1988-06-28 | 1990-01-16 | Nissin Electric Co Ltd | スナッバ回路 |
| WO1999003205A1 (de) * | 1997-07-08 | 1999-01-21 | Robert Bosch Gmbh | Schaltungsanordnung, insbesondere zum ansteuern einer zündendstufe |
| US6445561B1 (en) | 1997-07-08 | 2002-09-03 | Robert Bosch Gmbh | Circuit arrangement, in particular for triggering an ignition end stage |
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