JPS595646A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS595646A JPS595646A JP11419382A JP11419382A JPS595646A JP S595646 A JPS595646 A JP S595646A JP 11419382 A JP11419382 A JP 11419382A JP 11419382 A JP11419382 A JP 11419382A JP S595646 A JPS595646 A JP S595646A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- drawn out
- wiring
- emitters
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 description 7
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明にマスタースライス方式におけるパターンレイア
ウト構成に関するものであり、特に論理’ｔａ成−ｉる
回路形式がＥ ＣＬ（＆１ｉ ｆｆｅｒ Ｃｏｕｐｌｅ
ｄＬｏｇｉｃ）系であるマスタースライス方式に関する
ものである。
ウト構成に関するものであり、特に論理’ｔａ成−ｉる
回路形式がＥ ＣＬ（＆１ｉ ｆｆｅｒ Ｃｏｕｐｌｅ
ｄＬｏｇｉｃ）系であるマスタースライス方式に関する
ものである。
マスタースライス方式は、あらかじめ半導体基板上に形
成されている。「ブロック配線」と称する配線を布すこ
とにより少なくとも基本論理回路を構成できる。「セル
」と称する半導体素子群をマトリックス状に配置したチ
ップにおいて、開発品種に応じて配線のみを布すことに
より、短期間で少量多品種の製品を開発する事が可能な
方式であり０％に多層配線構造を有するマスタースライ
ス方式においては、下位の配線Ｍｋ固定した半導体基板
上に品種に応じた上位の配線層を布すことによＶ製品の
開発を行う事が日程の短縮の上で重要であった。
成されている。「ブロック配線」と称する配線を布すこ
とにより少なくとも基本論理回路を構成できる。「セル
」と称する半導体素子群をマトリックス状に配置したチ
ップにおいて、開発品種に応じて配線のみを布すことに
より、短期間で少量多品種の製品を開発する事が可能な
方式であり０％に多層配線構造を有するマスタースライ
ス方式においては、下位の配線Ｍｋ固定した半導体基板
上に品種に応じた上位の配線層を布すことによＶ製品の
開発を行う事が日程の短縮の上で重要であった。
さらに、論理を構成する回路形式がＥＣＬ系である場合
、基準トランジスターサイズによる回路構成にもとより
、駆動能力を増加させるべく基準トランジスターの並列
使用や、さらにはゲート回路にてファンインに対する電
源側のトランジスターの能力を増すべく並列に使用する
ことができるため、少なくとも１セルあたり１０個以上
の基準トランジスターを用意する事が普通である。
、基準トランジスターサイズによる回路構成にもとより
、駆動能力を増加させるべく基準トランジスターの並列
使用や、さらにはゲート回路にてファンインに対する電
源側のトランジスターの能力を増すべく並列に使用する
ことができるため、少なくとも１セルあたり１０個以上
の基準トランジスターを用意する事が普通である。
従来、上記セルにおける基準トランジスターの配列は第
１図に示す様に、同一間隔、同一方向に１準位上に並べ
た構成になっていたが各々トランジスター１〜６から端
子として引き出されるべき固定配線はコレクターにトラ
ンジスターの上方に引き出されるコレクター配線０１〜
Ｃ６，及びベースはトランジスターの下方に引き出され
るベース配線Ｂ１〜Ｂ５．であり工ばツタ−はトランジ
スター間に布線される上下に引き出されるエミッター配
線Ｅ１〜Ｅ６が可能であり、各トランジスター間ハコレ
クターとエミッター、エミッター間。
１図に示す様に、同一間隔、同一方向に１準位上に並べ
た構成になっていたが各々トランジスター１〜６から端
子として引き出されるべき固定配線はコレクターにトラ
ンジスターの上方に引き出されるコレクター配線０１〜
Ｃ６，及びベースはトランジスターの下方に引き出され
るベース配線Ｂ１〜Ｂ５．であり工ばツタ−はトランジ
スター間に布線される上下に引き出されるエミッター配
線Ｅ１〜Ｅ６が可能であり、各トランジスター間ハコレ
クターとエミッター、エミッター間。
及びベースと工ばツタ−間は横方向の配線にて布線が可
能であるがコレクターとベース間は縦方向の配線ヶ介し
なければ結線が不可能なため、複雑な論理回路を構成す
べきブロック配線は二層の配線層にて行なわなければな
らず、従って破線層の増加をまねくため製品の製造に時
間がかがフ、さらにはブロック配線を一層にて完結しよ
うとすると本来規格化された配線チャンネル間に布線す
べきブロック配線の。配線間隔をつめたり、配線巾を小
さくしたりしなければならなくなるため歩留りが悪くな
る欠点があった。式らに従来行わｉｌ、−Ｃいた基準ト
ランジスターの配列は０図２に示す様に、同一方向Ｖｃ
１準位上に並べ之栂成において。
能であるがコレクターとベース間は縦方向の配線ヶ介し
なければ結線が不可能なため、複雑な論理回路を構成す
べきブロック配線は二層の配線層にて行なわなければな
らず、従って破線層の増加をまねくため製品の製造に時
間がかがフ、さらにはブロック配線を一層にて完結しよ
うとすると本来規格化された配線チャンネル間に布線す
べきブロック配線の。配線間隔をつめたり、配線巾を小
さくしたりしなければならなくなるため歩留りが悪くな
る欠点があった。式らに従来行わｉｌ、−Ｃいた基準ト
ランジスターの配列は０図２に示す様に、同一方向Ｖｃ
１準位上に並べ之栂成において。
任意のトランジスター間に栄分の配線チャンネルをＬｌ
、Ｌ２．Ｊノ３．Ｌ４設けるためにトランジスターの間
隔を広げるセル構成を行っていたが本配列は図ＩＹＣて
示した配線間の欠点Ｕ％決できるが、セルサイズが大き
くなるため、セルｅ −７トＩＪックス状ＶＣチップ上
に配した時、チップサイズの増加が著しくな！７従って
歩留、りが下るという欠、蛾があつ／ζ０ 本発明の目的はチップサイズ金拡大せずに、しかも配線
系の設計規格音質え′ｒＶｃ答易なブロック配線が可能
となる半導体装置を提供する事にある。
、Ｌ２．Ｊノ３．Ｌ４設けるためにトランジスターの間
隔を広げるセル構成を行っていたが本配列は図ＩＹＣて
示した配線間の欠点Ｕ％決できるが、セルサイズが大き
くなるため、セルｅ −７トＩＪックス状ＶＣチップ上
に配した時、チップサイズの増加が著しくな！７従って
歩留、りが下るという欠、蛾があつ／ζ０ 本発明の目的はチップサイズ金拡大せずに、しかも配線
系の設計規格音質え′ｒＶｃ答易なブロック配線が可能
となる半導体装置を提供する事にある。
本発明は半導体基板上に形成きれている半導体素子間を
配線する事により、少なくとも基本論理回ｐ／６’を構
成できる該半導体素子群が、マドＩＪックス状に配置さ
れているチップにおいて、該半導体素子群に含−０１、
る、はは同−ｉＪ］隔、葡宿する複数個のトランジスタ
ーが異なる２つの準位ｖｃ９互に配列している事を特徴
とする半導体装置にある。
配線する事により、少なくとも基本論理回ｐ／６’を構
成できる該半導体素子群が、マドＩＪックス状に配置さ
れているチップにおいて、該半導体素子群に含−０１、
る、はは同−ｉＪ］隔、葡宿する複数個のトランジスタ
ーが異なる２つの準位ｖｃ９互に配列している事を特徴
とする半導体装置にある。
以下本発明の詳細な説明を実施例を図にて示しながら行
う。
う。
第３図μ本発明の一実施例であり、セルにおける基準ト
ランジスターの配列は同一間隔、同一方向に２つの異な
る準位に交互に配置してあり、各々のトランジスター１
〜６から端子として引き出されるべき固定配線はコレク
ターはトランジスターの上方に引き出されるコレクター
配線Ｃ１〜Ｃ６、及ヒベースはトランジスターの下方に
引き出されるベース配線８１〜Ｂ６であり、エミッター
は交互に隣り合うトランジスターの一方向において隣り
合うエミッターを引き出し各々上位に引き出されるエミ
ッターの固定配線Ｅ２．Ｅ４．Ｅ６は上方に、下位に引
き出されるエミッターの固定配線Ｅ１．Ｅ３． Ｅ５に
下方に引き出す事ができさらに、交互に１４り合うトラ
ンジスターのエミッター引き出し方向とは反対側の方向
において上下に一本の固定配線し１゜Ｌ２．Ｌ３’に設
けることができるため、各トランジスター間はコ１／ク
ターとエミッター、工εツター間、ベースとエミッター
間は、横方向の配ｌｌｌ３ｉｌｖＣて布線可能な組合せ
があり、さらにコレクターとベース間は固定配線Ｌ１゜
Ｌ２．Ｌ３を用いる事により横方向の配線のみにて結線
が可能となり従って複雑な論理回路の構成も一層のブロ
ック配線のみにて可能であるため。
ランジスターの配列は同一間隔、同一方向に２つの異な
る準位に交互に配置してあり、各々のトランジスター１
〜６から端子として引き出されるべき固定配線はコレク
ターはトランジスターの上方に引き出されるコレクター
配線Ｃ１〜Ｃ６、及ヒベースはトランジスターの下方に
引き出されるベース配線８１〜Ｂ６であり、エミッター
は交互に隣り合うトランジスターの一方向において隣り
合うエミッターを引き出し各々上位に引き出されるエミ
ッターの固定配線Ｅ２．Ｅ４．Ｅ６は上方に、下位に引
き出されるエミッターの固定配線Ｅ１．Ｅ３． Ｅ５に
下方に引き出す事ができさらに、交互に１４り合うトラ
ンジスターのエミッター引き出し方向とは反対側の方向
において上下に一本の固定配線し１゜Ｌ２．Ｌ３’に設
けることができるため、各トランジスター間はコ１／ク
ターとエミッター、工εツター間、ベースとエミッター
間は、横方向の配ｌｌｌ３ｉｌｖＣて布線可能な組合せ
があり、さらにコレクターとベース間は固定配線Ｌ１゜
Ｌ２．Ｌ３を用いる事により横方向の配線のみにて結線
が可能となり従って複雑な論理回路の構成も一層のブロ
ック配線のみにて可能であるため。
製品の製造も短時間で行うことができ、さらに。
規格化された配線チャンネル間にて布線が可能であるた
め歩留りも良く、さらにセルサイズの増加が無いためチ
ップサイズも小さくおさえる事ができ９歩留りが向上す
る。
め歩留りも良く、さらにセルサイズの増加が無いためチ
ップサイズも小さくおさえる事ができ９歩留りが向上す
る。
本発明によねば、決められた自己線チャンネルにて布線
可能であるため、ブロック配線のレイアウトが自動設計
可能であシ、さらに複雑な論理を有する基本回路もチッ
プサイズの増加無くして設計可能であるため今後大規模
化しているマスタースライス方式による設計手法に大い
に貢献することができ、さらに多様化する回路の要求に
答える手ができるのは明らかである。
可能であるため、ブロック配線のレイアウトが自動設計
可能であシ、さらに複雑な論理を有する基本回路もチッ
プサイズの増加無くして設計可能であるため今後大規模
化しているマスタースライス方式による設計手法に大い
に貢献することができ、さらに多様化する回路の要求に
答える手ができるのは明らかである。
第１図、第２図は従来のマスタスライス半導体装置の部
分平面図、第３図は本発明の一実施例の部分平面図を示
したものである。 なお図において、１〜６・・・トランジスタ、Ｃ・・・
コレクターコンタクトｓ ｂ・・・エミッターコンタク
ト、Ｂ・・・ベースコンタクト、０１〜Ｃ６・・・トラ
ンジスターのコレクターから引き出される固定配線、Ｅ
１〜Ｅ６・・・トランジスターのエミッターから引き出
される固定配線、８１〜Ｂ６・・・トランジスターのペ
ースから引き出される固定配線、Ｌｌ−Ｌ４・・・トラ
ンジスター間に接地さ！］、几固足配線、１１〜１９・
・・横方向配線チャンネルの番号、である。 第１図 ＢＩ ＬＴＢ２ ８３ Ｌ２ ８
４ ８ダ Ｌ３第？図 ＢＩＥＴ β２ ＬＴ ８３ Ｅ３ Ｂ４
Ｌ２ βｓ Ｅ５ ａｔ Ｌ３第３図 １１ −＋２ １３ １４ １５ １６ −１７ １８ １９ −＋＋ −−＋２ −ｔ３ １４ Ｉ５ ７６ ７７ ｌＩＩ ７９
分平面図、第３図は本発明の一実施例の部分平面図を示
したものである。 なお図において、１〜６・・・トランジスタ、Ｃ・・・
コレクターコンタクトｓ ｂ・・・エミッターコンタク
ト、Ｂ・・・ベースコンタクト、０１〜Ｃ６・・・トラ
ンジスターのコレクターから引き出される固定配線、Ｅ
１〜Ｅ６・・・トランジスターのエミッターから引き出
される固定配線、８１〜Ｂ６・・・トランジスターのペ
ースから引き出される固定配線、Ｌｌ−Ｌ４・・・トラ
ンジスター間に接地さ！］、几固足配線、１１〜１９・
・・横方向配線チャンネルの番号、である。 第１図 ＢＩ ＬＴＢ２ ８３ Ｌ２ ８
４ ８ダ Ｌ３第？図 ＢＩＥＴ β２ ＬＴ ８３ Ｅ３ Ｂ４
Ｌ２ βｓ Ｅ５ ａｔ Ｌ３第３図 １１ −＋２ １３ １４ １５ １６ −１７ １８ １９ −＋＋ −−＋２ −ｔ３ １４ Ｉ５ ７６ ７７ ｌＩＩ ７９
Claims (1)
- 半導体基板上に形成されている半導体素子間を配線する
事により、少なくとも基本論理回路を構成できる該半導
体素子群が、マトリックス状に配置されているチップに
おいて、該半導体素子群に含まれる。はぼ同一間隔、を
有する複数個のトランジスターが異なる２つの準位に交
互に配列している事を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11419382A JPS595646A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11419382A JPS595646A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595646A true JPS595646A (ja) | 1984-01-12 |
| JPH0236072B2 JPH0236072B2 (ja) | 1990-08-15 |
Family
ID=14631524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11419382A Granted JPS595646A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595646A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564265A (en) * | 1979-06-25 | 1981-01-17 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JPS643341A (en) * | 1987-06-25 | 1989-01-09 | Tokai Rubber Ind Ltd | Fluid-sealed type vibro-isolating bush |
| JPS6440499A (en) * | 1987-08-06 | 1989-02-10 | Teijin Ltd | Folic acid-analog derivative and production thereof |
-
1982
- 1982-07-01 JP JP11419382A patent/JPS595646A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564265A (en) * | 1979-06-25 | 1981-01-17 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JPS643341A (en) * | 1987-06-25 | 1989-01-09 | Tokai Rubber Ind Ltd | Fluid-sealed type vibro-isolating bush |
| JPS6440499A (en) * | 1987-08-06 | 1989-02-10 | Teijin Ltd | Folic acid-analog derivative and production thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0236072B2 (ja) | 1990-08-15 |
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