JPS6343344A - マスタスライス方式ｌｓｉのブロツク - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はブロックの細分割を容易になし得るマスタスラ
イス方式ＬＳＩのブロックに関する。

〈従来の技術〉 近年、ＬＳＩのゲート規模は増加の一途を辿っており、
レイアウト設計に要する工数が大幅に増イアウド設計で
扱うデータ量の縮小化を図る必要があり、そのためには
大規模なゲートｌを収めた汎用ブロックを使用しなけれ
ばならない。

従って今日のＬＳＩは設計工数を削減するために、多量
のセルから構成される大規模ブロックを使用するものが
多くなっているが、該ブロックの素子間配線はブロック
領域内に収まれば基本的にはどのように設定されていて
もよいものであった。

〈発明が解決しようとする問題点〉 上記大規模ブロックは上述のように多量のセルから構成
されるが故に、ＬＳＩチップ上において広い領域を占め
ることになる。しかし、ＬＳＩチップ上では各セルへの
電源、グランドの供給をバランス良く行うために電源又
はグランド供給線が基盤目状に設定されており、当然の
ことながらこれら電源又はグランド供給線上へのブロッ
クの配置、ブロック間配線の設置は不可能である。

従ってチップ上において、大きな領域を占める大規模ブ
ロックの配置可能位では極端に限定され、い。そのため
にブロック間の距離が長くなったり・ブロックの配置の
偏りから局所的な配線混雑部分が発生するといった問題
が生し、その結果として配線率の低下を招く等の問題が
あった。

本発明は上記従来の問題点を解決し、大規模ブロックを
容易に細分割可能にし、チップ上に於いてブロックの配
置可能位置を増加して最適ブロック配置を得ることが可
能なマスタスライス方式［。

３１のブロックを提供せんとするものである。

〈問題点を解決するための手段〉 上記従来の問題点を解決する本発明の手段は、互いに電
気的に隔離された素子からなるセルをアレイ状に配置し
、該セル内の素子間配線とからなるマスタスライス方式
ＬＳＩのブロックにおいて、前記ブロックを細分割する
ための分割線を前記セル境界に沿って設定し、該分割線
上にブロックの外部端子及びスルーホールの設定を禁止
し、該分割線に直交する素子間配線の設置のみを認める
ようにしたことを特徴としてなるものである。

上記手段によれば、大規模ブロックであっても分割線か
ら容易に分δすし、チップ上に配された電源又はグラン
ドの供給線をまたいで前記プロ、・りを配置することが
可能となり、その結果チップ上のブロック配置頭載が増
加するものである。

〈実施例〉 次に上記手段を適用した本発明の一実施例を説明する。

第１図はセル１を３行２列に配列した矩形ブロックＢの
構成図であって、各セル１内には夫々電気的に隔離され
た抵抗やトランジスタ等からなる３個の素子２が設置さ
れている。また夫々のセル１の境界線に沿ってブロック
Ｂの左辺から右辺に貫通して２木の水平分割線Ｈ１及び
Ｈ，が設けられ、更に上辺から下辺にも１本の垂直分割
線ｖ１が貫通して設けられている。

また上記素子２間の接続は夫々の素子端子２ａ間を第１
層に形成された水平配線り、、ｈ２．ｈ。

及び第゛２層に形成された垂直配線Ｖ、、Ｖ２．Ｖ。

−ル３を介して結線することによって行っている。

更に上記垂直分割線Ｖ１に対しては前記３本の水平配Ｖ
Ａｈ＋　、ｈｚ　、ｈｉが直交し、また水平分割線旧に
対しては垂直配線Ｖｚ＋　　■ｊが、更に水平分割綿Ｈ
２に対しては垂直配線ｖｌ　＋　　ｖｌが夫々直交する
ように横切って設けられ、夫々の水平分割線Ｈ＋、Ｈｚ
及び垂直分割線■１上にはスルーホール３やブロックＢ
の外部端子４は一切設けられていない。即ち、前記各分
割＆９Ｈ＋　、Ｈｚ　。

■１上には該分割線と直交する素子間配線のみが設けら
れているものである。

次に上記の如く構成されたブロックＢをチップ上に配置
する場合について説明する。

第２図は第１層に電源供給線Ｐ１が設けられ、第２層に
同しく電源供給線Ｐ２が設けられているチップ上に前記
ブロックＢを配置した構成図である。図に示す如く、ブ
ロックＢを配置する場合、第１図に示す水平分割線Ｈ２
及び垂直分別線■１の位置でブロックＢを細分割し、該
プロ、りが電源供給線β曾・、及びＰ２を夫々またぐよ
うにして配置する。このとき分割位置である水平分割線
１’ｌ　ｚを横切る垂直配線■Ｉ　＋　　ｖｌを垂直方
向に伸長し、同しく垂直分割’＋Ｍ　ｖ　＋を横切る水
平配線り、、ｈ、。

ｈ、を水平方向に伸長する。

即ち、上記のように構成されたブロックＢを細分割して
電源、あるいはグランドの供給線をまたいで配置する場
合、該分割位置にスルーホール等がないので電源やグラ
ンド供給線を横切る素子間配線のみをその線分方向に伸
長するだけで結線関係を保持することができる。従って
ＣＡＤのレイアウト設計において分割操作が極めて容易
になるものである。

なお、上述の実施例においてはセルｌを３行２列に配列
した例で説明したが、本発明はこれに限定されるもので
なく、他にもセルをに行ｐ列（ｋ。

ｌは任意整数）に配置した矩形ブロック、更には矩形ブ
ロックのみならずＬ形に配列したブロック等、任意形状
のプロ、りにも適用できるものである。

く発萌−へ効果〉 本発明は上述のように、ブロックの細分割を可能にする
分割１線上に、該分割線と直交する配線のみを設け、他
の外部端子やスルーホールを設けないように構成したた
めに、ブロックの細分割が極めて容易に出来、チップ上
に配された電源やグランドの供給線等をまたいで配置す
ることが出来る。

従ってチップ上へのブロック配置領域が増加し、配線率
の向上及び遅延時間の短縮化を図ることができる等の特
徴を有するものである。

【図面の簡単な説明】

第１図は本発明の一実施例に係るブロックの構成説明図
、第２図は電源供給線をまたぐようにブロックを細分割
した実施例の説明図である。 １はセル、２は素子、２ａは素子端子、３はスルーホー
ル、４は外部端子、Ｂはプロ、り、ＨＩ＋Ｈ！は水平分
割線、ｖｌは垂直弁′ＩｐＩ線、ｈ、、ｈ、。 ｈ３は水平配線、ｖＩ　＋　　ｖｔ　＋　　ｖ３は垂直
配線、代π人ｆｒ理士内　原　　晋（シュ〉）″第１図 Ｖ。 第２図

Claims (1)

【特許請求の範囲】
1. 互いに電気的に隔離された素子からなるセルをアレイ状
   に配置し、素子間を配線するマスタスライス方式ＬＳＩ
   のブロックにおいて、前記ブロックを細分割するための
   分割線を前記セル境界に沿って設定し、該分割線上にブ
   ロックの外部端子及びスルーホールの設定を禁止し、該
   分割線に直交する素子間配線の設置のみを認めることを
   特徴とするマスタスライス方式ＬＳＩのブロック。