JPS595630A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS595630A JPS595630A JP57114852A JP11485282A JPS595630A JP S595630 A JPS595630 A JP S595630A JP 57114852 A JP57114852 A JP 57114852A JP 11485282 A JP11485282 A JP 11485282A JP S595630 A JPS595630 A JP S595630A
- Authority
- JP
- Japan
- Prior art keywords
- glass material
- material layer
- type
- electrode
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の接合表面部の保護を目的としてな
される不導体化処理に係る半導体装置の製造方法に関す
る。
される不導体化処理に係る半導体装置の製造方法に関す
る。
従来、たとえば、プレーナ構造のトランジスタのように
、半導体表面を二酸化シリコン膜（Ｓｉ２０）によって
被覆しだものでは、同５ｌｏ２中に存在するイオン、こ
とに正のイオンが電界に依存して徐々に移動し、この５
１ｏ２に接する半導体の表面部に反転電荷層を形成し、
これが実動作時にみられるトランジスタ電流増幅率の低
下あるいは漏洩電流の増加の原因となっていることは広
く知られている。
、半導体表面を二酸化シリコン膜（Ｓｉ２０）によって
被覆しだものでは、同５ｌｏ２中に存在するイオン、こ
とに正のイオンが電界に依存して徐々に移動し、この５
１ｏ２に接する半導体の表面部に反転電荷層を形成し、
これが実動作時にみられるトランジスタ電流増幅率の低
下あるいは漏洩電流の増加の原因となっていることは広
く知られている。
近年、高耐圧素子においては、絶縁性に優れたガラス材
層を、そのメサ構造表面部に被設して、その安定化をは
かる技術が実用されているが、この場合にも、ガラス層
中のイオン成分に依存するとみられる漏洩電流の増加、
さらには耐圧の低下があった。とくに、かかるガラス材
層を用いて表面安定化処理を施すものでは、同ガラス材
の焼成条件によって、漏洩電流、耐圧の特性に大きな変
動要因があって、品質の安定化、良品率の向上に製造上
の難点がみられた。たとえば、第１図に示されるように
、最適条件で焼成されたものの特性Ｉに対して、焼成不
十分とみられるものは、特性■のように、漏洩電流大、
逆方向耐圧大の傾向が与られ、他方、焼成過剰のものは
特性■のように、漏洩電流小、逆方向耐圧小の傾向とな
る。尚、ここでの最適条件とはＮ２ 、 Ａｒ等の不活
性雰囲気中で６６０℃〜７００℃の焼成温度を云うもの
とする。
層を、そのメサ構造表面部に被設して、その安定化をは
かる技術が実用されているが、この場合にも、ガラス層
中のイオン成分に依存するとみられる漏洩電流の増加、
さらには耐圧の低下があった。とくに、かかるガラス材
層を用いて表面安定化処理を施すものでは、同ガラス材
の焼成条件によって、漏洩電流、耐圧の特性に大きな変
動要因があって、品質の安定化、良品率の向上に製造上
の難点がみられた。たとえば、第１図に示されるように
、最適条件で焼成されたものの特性Ｉに対して、焼成不
十分とみられるものは、特性■のように、漏洩電流大、
逆方向耐圧大の傾向が与られ、他方、焼成過剰のものは
特性■のように、漏洩電流小、逆方向耐圧小の傾向とな
る。尚、ここでの最適条件とはＮ２ 、 Ａｒ等の不活
性雰囲気中で６６０℃〜７００℃の焼成温度を云うもの
とする。
本発明は、上述のガラス材層を用いて表面安定化処理を
施す場合の不安定要因を排除出来る半導体装置の製造方
法を提供せんとするもので、その適正化条件を実験的に
見出して、これを工業化したものである。以下に、本発
明を実施例により詳しくのべる。
施す場合の不安定要因を排除出来る半導体装置の製造方
法を提供せんとするもので、その適正化条件を実験的に
見出して、これを工業化したものである。以下に、本発
明を実施例により詳しくのべる。
第２図は、本発明の実施にあたって用いた半導体装置の
構造断面図である。典型的構造の寸法例を示せば、厚さ
１００μｍのＮ 型シリコン基板１に約１２６μｍの比
抵抗５４〜６６Ω−儂のＮ型エピタキシャル層２を設け
、この表面部に深さ３ Ｑ ｌｔ ｍのＰ＋型ベース領
域３、および同ベース領域３内に深さ１０μｍのＮ 型
エミッタ領域４をそれぞれ拡散形成し、表面部にはＳｔ
○２膜６およびベース・コレクタ接合部のメサ形成用溝
を被ってガラス材層６を設けたもので、外形が一辺５．
０Ｍの正方形電力用トランジスタである。なお、表面側
にエミッタ電極７、ベース電極８を配し、裏面側にコレ
クタ電極９を設けている。第２図構造の半導体装置に関
して、本実施例では、ガラス材層６の焼成条件として、
酸素雰囲気中、５００〜６６０℃で１２０分間熱処理し
て、最良の結果を得た。
構造断面図である。典型的構造の寸法例を示せば、厚さ
１００μｍのＮ 型シリコン基板１に約１２６μｍの比
抵抗５４〜６６Ω−儂のＮ型エピタキシャル層２を設け
、この表面部に深さ３ Ｑ ｌｔ ｍのＰ＋型ベース領
域３、および同ベース領域３内に深さ１０μｍのＮ 型
エミッタ領域４をそれぞれ拡散形成し、表面部にはＳｔ
○２膜６およびベース・コレクタ接合部のメサ形成用溝
を被ってガラス材層６を設けたもので、外形が一辺５．
０Ｍの正方形電力用トランジスタである。なお、表面側
にエミッタ電極７、ベース電極８を配し、裏面側にコレ
クタ電極９を設けている。第２図構造の半導体装置に関
して、本実施例では、ガラス材層６の焼成条件として、
酸素雰囲気中、５００〜６６０℃で１２０分間熱処理し
て、最良の結果を得た。
第３図および第４図は、第２図と同形半導体装置の従来
例と比較して、本実施例の焼成条件、酸素雰囲気中５０
０℃１２０分間の熱処理で得た半導体装置の電流増幅率
（ｈＦＥ）およびベース・コレクタ接合耐圧（■ｃＢｏ
）の変動を経時的に示す特性図である。ここで、特性Ａ
が本実施例、特性Ｂが従来例に係る特性である。なお、
従来例はガラス材層６の焼成条件として窒素雰囲気中、
６９０℃で熱処理したものである。第３図、第４図から
明らかなように、本実施例の方法によれば、ｈＦＦ変動
比、ｖｃＢＱ変動のいずれにおいても、変化は ′微
小であり、従来例にくらべて、安定性は顕著に向上した
。
例と比較して、本実施例の焼成条件、酸素雰囲気中５０
０℃１２０分間の熱処理で得た半導体装置の電流増幅率
（ｈＦＥ）およびベース・コレクタ接合耐圧（■ｃＢｏ
）の変動を経時的に示す特性図である。ここで、特性Ａ
が本実施例、特性Ｂが従来例に係る特性である。なお、
従来例はガラス材層６の焼成条件として窒素雰囲気中、
６９０℃で熱処理したものである。第３図、第４図から
明らかなように、本実施例の方法によれば、ｈＦＦ変動
比、ｖｃＢＱ変動のいずれにおいても、変化は ′微
小であり、従来例にくらべて、安定性は顕著に向上した
。
まだ、耐圧、漏洩電流特性をみても、第１図中、特性Ｉ
で示す従来の最適条件下の場合のように、安定かつ理想
的な特性を呈することがわかった。
で示す従来の最適条件下の場合のように、安定かつ理想
的な特性を呈することがわかった。
さらに、酸素雰囲気としては、０２ ： ７ ｌ／ｍｉ
ｎ 。
ｎ 。
Ｎ２：３／／髄ｉｎの混合気体を用いだが、この混合比
に限らず、要は酸化性雰囲気中であれば十分に効果があ
る。なお、熱処理の過程は、通常、電極材のアルミニウ
ム蒸着膜を半導体基板へ付着させたのち、同アルミニウ
ム膜の合金化、活性化の熱処理の後、雰囲気条件のみを
制御して、連続的に行なうのが好ましいが、安定化処理
として、独立の工程を設定してもよい。
に限らず、要は酸化性雰囲気中であれば十分に効果があ
る。なお、熱処理の過程は、通常、電極材のアルミニウ
ム蒸着膜を半導体基板へ付着させたのち、同アルミニウ
ム膜の合金化、活性化の熱処理の後、雰囲気条件のみを
制御して、連続的に行なうのが好ましいが、安定化処理
として、独立の工程を設定してもよい。
以上に詳しくのべたように、本発明は要約するに、接合
表面部にガラス材層を被設したのち、同ガラス材層に対
し、酸化性雰囲気中で前記ガラス材による不導体化熱処
理を施すことを特徴とする半導体装置の製造方法である
。本発明の方法によると、接合表面部の安定化効果が著
しく、しかも、従来の熱処理条件よりはるかに低温条件
で十分な効果が得られる。
表面部にガラス材層を被設したのち、同ガラス材層に対
し、酸化性雰囲気中で前記ガラス材による不導体化熱処
理を施すことを特徴とする半導体装置の製造方法である
。本発明の方法によると、接合表面部の安定化効果が著
しく、しかも、従来の熱処理条件よりはるかに低温条件
で十分な効果が得られる。
第１図は従来例半導体装置の耐圧、漏洩電流特性図、第
２図は本発明の実施に用いた半導体装置の断面図、第３
図および第４図は本発明実施例によって製造されたトラ
ンジスタの緒特性を従来例と対比して示す特性図である
。 １・・・・・・Ｎ 型シリコン基板、２・・・・・・Ｎ
型エピタキシャル層、３・・・・・・Ｐ＋型ベース領域
、４・・・・・・Ｎ＋型エミッタ領域、６・・・・・・
Ｓ １０２膜、６・・・・・・ガラス材層、７・・・・
・・エミッタ電極、８・・・・・・ベース電極、９・・
・・・・コレクタ電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 述坊旬耐圧 第２図 （尤） 第４図 時間（泪 （ｋＴｎ ＴｉＩｆ 間（ｆｔ）
２図は本発明の実施に用いた半導体装置の断面図、第３
図および第４図は本発明実施例によって製造されたトラ
ンジスタの緒特性を従来例と対比して示す特性図である
。 １・・・・・・Ｎ 型シリコン基板、２・・・・・・Ｎ
型エピタキシャル層、３・・・・・・Ｐ＋型ベース領域
、４・・・・・・Ｎ＋型エミッタ領域、６・・・・・・
Ｓ １０２膜、６・・・・・・ガラス材層、７・・・・
・・エミッタ電極、８・・・・・・ベース電極、９・・
・・・・コレクタ電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 述坊旬耐圧 第２図 （尤） 第４図 時間（泪 （ｋＴｎ ＴｉＩｆ 間（ｆｔ）
Claims (1)
- 接合表面部にガラス材層を被設したのち、同ガラス材層
に対し、酸化性雰囲気中で前記ガラス材による不導体化
熱処理を施すことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114852A JPS595630A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114852A JPS595630A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595630A true JPS595630A (ja) | 1984-01-12 |
Family
ID=14648313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114852A Pending JPS595630A (ja) | 1982-07-01 | 1982-07-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595630A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164813A (en) * | 1988-06-24 | 1992-11-17 | Unitrode Corporation | New diode structure |
| JP2002261269A (ja) * | 2001-02-27 | 2002-09-13 | Matsushita Electric Ind Co Ltd | メサ型半導体装置の製造方法 |
| JP2006210564A (ja) * | 2005-01-27 | 2006-08-10 | Matsushita Electric Ind Co Ltd | バイポーラトランジスタの製造方法およびそれを用いたバイポーラトランジスタ |
-
1982
- 1982-07-01 JP JP57114852A patent/JPS595630A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164813A (en) * | 1988-06-24 | 1992-11-17 | Unitrode Corporation | New diode structure |
| JP2002261269A (ja) * | 2001-02-27 | 2002-09-13 | Matsushita Electric Ind Co Ltd | メサ型半導体装置の製造方法 |
| JP2006210564A (ja) * | 2005-01-27 | 2006-08-10 | Matsushita Electric Ind Co Ltd | バイポーラトランジスタの製造方法およびそれを用いたバイポーラトランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4771016A (en) | Using a rapid thermal process for manufacturing a wafer bonded soi semiconductor | |
| US5334273A (en) | Wafer bonding using trapped oxidizing vapor | |
| GB1266002A (ja) | ||
| JPS595630A (ja) | 半導体装置の製造方法 | |
| JPS5512752A (en) | Semiconductor device manufacturing method | |
| JPH01206632A (ja) | 半導体装置の製造方法 | |
| US4233093A (en) | Process for the manufacture of PNP transistors high power | |
| JPS6224939B2 (ja) | ||
| JPS5933255B2 (ja) | 半導体装置の製造方法 | |
| JP2917303B2 (ja) | 半導体装置の製造方法 | |
| JPS5857903B2 (ja) | トランジスタの表面安定化処理方法 | |
| JPS63318162A (ja) | 半導体装置の製造方法 | |
| SU1098455A1 (ru) | Способ формировани сильнолегированных областей в многослойных структурах | |
| JPH0255416A (ja) | 半導体装置 | |
| JPS57180165A (en) | Semiconductor device and manufacture thereof | |
| JPH0281421A (ja) | 多結晶シリコン膜の形成方法 | |
| JPS62219519A (ja) | 半導体装置の製造方法 | |
| JPH02112230A (ja) | ポリシリコン電極膜の製法 | |
| JPS5927524A (ja) | 半導体装置の製造方法 | |
| JPH0494120A (ja) | 半導体装置の製造方法 | |
| JPS61144820A (ja) | 中濃度拡散層の形成法 | |
| JPS5630759A (en) | Manufacture of semiconductor device | |
| JPS59145520A (ja) | 半導体装置の製造方法 | |
| JPS57141958A (en) | Manufacture of lateral type transistor | |
| JPS6112370B2 (ja) |