JPS63318162A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63318162A JPS63318162A JP15366387A JP15366387A JPS63318162A JP S63318162 A JPS63318162 A JP S63318162A JP 15366387 A JP15366387 A JP 15366387A JP 15366387 A JP15366387 A JP 15366387A JP S63318162 A JPS63318162 A JP S63318162A
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- Japan
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- oxide film
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- nitriding
- nitriding treatment
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- Prior art date
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- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関するものである。
従来の技術
従来においては、抵抗加熱炉を用い、１０分〜６時間の
長時間、酸化膜を窒化処理し、その結果絶縁耐圧が上が
ることが報告されている。
長時間、酸化膜を窒化処理し、その結果絶縁耐圧が上が
ることが報告されている。
発明が解決しようとする問題点
このような従来の１０分以上の長時間窒化処理では、半
導体基板中の不純物の再分布および電子捕獲欠陥の増加
による絶縁破壊電荷量の劣化を引き起こすという問題点
を有していた。
導体基板中の不純物の再分布および電子捕獲欠陥の増加
による絶縁破壊電荷量の劣化を引き起こすという問題点
を有していた。
本発明は、かかる点に鑑みてなされたもので、簡単な構
成で、良好な絶縁耐圧かつ絶縁破壊電荷量を有する窒化
処理酸化膜の、製造方法を提供することを目的としてい
る。
成で、良好な絶縁耐圧かつ絶縁破壊電荷量を有する窒化
処理酸化膜の、製造方法を提供することを目的としてい
る。
問題点を解決するための手段
本発明は上記目的を達成するため、例えば秒単位の熱処
理時間が設定可能なランプ加熱炉を用い、短時間（１５
〜３００秒）の窒化処理を酸化膜に施すよう構成したも
のである。
理時間が設定可能なランプ加熱炉を用い、短時間（１５
〜３００秒）の窒化処理を酸化膜に施すよう構成したも
のである。
作 用
本発明は上記した構成により、窒化処理酸化膜により良
好な絶縁耐圧を得、かつ表面のみが窒化された絶縁膜構
造により良好な絶縁破壊電荷量を得るものである。
好な絶縁耐圧を得、かつ表面のみが窒化された絶縁膜構
造により良好な絶縁破壊電荷量を得るものである。
実施例
第１図に本発明の一実施例にががる半導体装１１ｔの製
造方法を示す。シリコン基板１上に分離酸化膜２を形成
する。その後、熱酸化膜３を形成した後、アンモニア雰
囲気中で短時間加熱することで、表面のみが窒化され、
酸化膜３′の表面に窒化処理酸化膜４を形成する。その
後、所定の長さのゲート電極６を形成し、シリコン基板
１と反対の極性の不純物を拡散しソース及びドレインを
形成する。
造方法を示す。シリコン基板１上に分離酸化膜２を形成
する。その後、熱酸化膜３を形成した後、アンモニア雰
囲気中で短時間加熱することで、表面のみが窒化され、
酸化膜３′の表面に窒化処理酸化膜４を形成する。その
後、所定の長さのゲート電極６を形成し、シリコン基板
１と反対の極性の不純物を拡散しソース及びドレインを
形成する。
その後、層間絶縁膜７及び金属配線８を形成する。
９はゲート上の絶縁膜である。
第２図にランプ加熱炉を用いてチタンポリサイドのゲー
トを有すＭＩＳ構造における耐圧向上の例を示す。１６
秒程度の窒化処理で絶縁耐圧が著しく増加する。これは
、酸化膜２′の表面に形成された窒化処理酸化膜３によ
るゲート不純物に対するブロック効果である。
トを有すＭＩＳ構造における耐圧向上の例を示す。１６
秒程度の窒化処理で絶縁耐圧が著しく増加する。これは
、酸化膜２′の表面に形成された窒化処理酸化膜３によ
るゲート不純物に対するブロック効果である。
第３図にランプ加熱炉を用いてチタンポリサイドのゲー
トを有するＭＩＳ構造における絶縁破壊電荷量の窒化時
間依存性の例を示す。１５秒程度の窒化処理で絶縁破壊
電荷量は著しく増加するが、さらに窒化が進むと絶縁破
壊電荷量は減少し、３００秒の窒化処理で絶縁破壊電荷
量は最大値の半分程度にまで劣化する。これは、窒化処
理によって電子捕獲欠陥が増加し、その結果絶縁破壊電
荷量が劣化したものである。
トを有するＭＩＳ構造における絶縁破壊電荷量の窒化時
間依存性の例を示す。１５秒程度の窒化処理で絶縁破壊
電荷量は著しく増加するが、さらに窒化が進むと絶縁破
壊電荷量は減少し、３００秒の窒化処理で絶縁破壊電荷
量は最大値の半分程度にまで劣化する。これは、窒化処
理によって電子捕獲欠陥が増加し、その結果絶縁破壊電
荷量が劣化したものである。
良好な絶縁耐圧を維持しつつ、絶縁破壊電荷量の劣化を
半分以下に抑える為には、９５０℃の窒化温度の例では
、１６〜３００秒の窒化時間を用いることが必要である
。この傾向は、熱窒化温度８５０〜１１６０℃において
ほぼ同じであり、１５〜３．００秒の窒化時間を用いる
ことで、良好な絶縁耐圧を維持しつつ、絶縁破壊電荷量
の劣化を半分以下に抑えることができる。
半分以下に抑える為には、９５０℃の窒化温度の例では
、１６〜３００秒の窒化時間を用いることが必要である
。この傾向は、熱窒化温度８５０〜１１６０℃において
ほぼ同じであり、１５〜３．００秒の窒化時間を用いる
ことで、良好な絶縁耐圧を維持しつつ、絶縁破壊電荷量
の劣化を半分以下に抑えることができる。
発明の効果
以上述べてきたように、本発明によれば、きわめて簡単
な製造方法によって、良好な絶縁耐圧かつ絶縁破壊電荷
量を有する窒化処理酸化膜が得られ、実用的にきわめて
有用である。
な製造方法によって、良好な絶縁耐圧かつ絶縁破壊電荷
量を有する窒化処理酸化膜が得られ、実用的にきわめて
有用である。
第１図は本発明の一実施例にかかる半導体装置の製造方
法の概略断面図、第２図は窒化温度９５０℃における絶
縁耐圧不良率の窒化時間依存性を示す特性図、第３図は
窒化温度９６０℃における絶縁破壊電荷量の窒化時間依
存性を示す特性図であ１・・・・・・シリコン基板、２
・・・・・・分離酸化膜、３，３１・・・・・・酸化膜
、４・・・・・・窒化処理酸化膜、６・・・・・・ゲー
ト電極、６・・・・・・ソース及びドレイン、７・・・
・・・層間絶縁膜、８・・・・・・金属配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
法の概略断面図、第２図は窒化温度９５０℃における絶
縁耐圧不良率の窒化時間依存性を示す特性図、第３図は
窒化温度９６０℃における絶縁破壊電荷量の窒化時間依
存性を示す特性図であ１・・・・・・シリコン基板、２
・・・・・・分離酸化膜、３，３１・・・・・・酸化膜
、４・・・・・・窒化処理酸化膜、６・・・・・・ゲー
ト電極、６・・・・・・ソース及びドレイン、７・・・
・・・層間絶縁膜、８・・・・・・金属配線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 半導体基板上に形成された酸化膜をアンモニア雰囲気中
で窒化処理するに際し、時間１５〜３００秒の条件の範
囲で行うようにした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15366387A JPS63318162A (ja) | 1987-06-19 | 1987-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15366387A JPS63318162A (ja) | 1987-06-19 | 1987-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63318162A true JPS63318162A (ja) | 1988-12-27 |
Family
ID=15567462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15366387A Pending JPS63318162A (ja) | 1987-06-19 | 1987-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63318162A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246334A (ja) * | 1989-03-20 | 1990-10-02 | Nippondenso Co Ltd | 半導体装置の製造方法 |
| JPH03203388A (ja) * | 1989-12-29 | 1991-09-05 | Matsushita Electric Ind Co Ltd | 半導体発光素子およびその製造方法 |
| US6365458B1 (en) | 1989-04-28 | 2002-04-02 | Nippondenso Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| US6373093B2 (en) | 1989-04-28 | 2002-04-16 | Nippondenso Corporation | Semiconductor memory device and method of manufacturing the same |
| US6998639B2 (en) | 1993-10-29 | 2006-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
-
1987
- 1987-06-19 JP JP15366387A patent/JPS63318162A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246334A (ja) * | 1989-03-20 | 1990-10-02 | Nippondenso Co Ltd | 半導体装置の製造方法 |
| US6365458B1 (en) | 1989-04-28 | 2002-04-02 | Nippondenso Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
| US6373093B2 (en) | 1989-04-28 | 2002-04-16 | Nippondenso Corporation | Semiconductor memory device and method of manufacturing the same |
| US6525400B2 (en) | 1989-04-28 | 2003-02-25 | Denso Corporation | Semiconductor memory device and method of manufacturing the same |
| JPH03203388A (ja) * | 1989-12-29 | 1991-09-05 | Matsushita Electric Ind Co Ltd | 半導体発光素子およびその製造方法 |
| US6998639B2 (en) | 1993-10-29 | 2006-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| US7998844B2 (en) | 1993-10-29 | 2011-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
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