JPS63211759A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63211759A JPS63211759A JP4311487A JP4311487A JPS63211759A JP S63211759 A JPS63211759 A JP S63211759A JP 4311487 A JP4311487 A JP 4311487A JP 4311487 A JP4311487 A JP 4311487A JP S63211759 A JPS63211759 A JP S63211759A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置、詳しくはＭＯ８構造の製造方法
に関するものである。
に関するものである。
（従来の技術）
従来のＭＯ３型半導体装置の製造方法を第５図に示す。
第５図（ａ）において、ｌはシリコン基板であり、まず
、この基板１の表面にＬＯＧＯ８などで選択的にフィー
ルド酸化膜２を３０００λ〜１００００λ形成する。次
に、このフィールド酸化膜２で囲まれた前記基板ｌの露
出表面に９００℃〜１１００℃の熱酸化でダート酸化膜
３を１００λ〜５００＾形成する。
、この基板１の表面にＬＯＧＯ８などで選択的にフィー
ルド酸化膜２を３０００λ〜１００００λ形成する。次
に、このフィールド酸化膜２で囲まれた前記基板ｌの露
出表面に９００℃〜１１００℃の熱酸化でダート酸化膜
３を１００λ〜５００＾形成する。
次に、このｒ−）酸化膜３および前記フィールド酸化膜
２上に、リンなどのドーパントを含んだ多結晶シリコン
層４を形成した後、ゲート酸化膜３および多結晶シリコ
ン層４のダート領域以外をホトリソグラフィによって除
去する。次に、シリ−コン基板ｌの露出表面にＡ８＋の
イオン注入を行い、ソース・ドレイン層５を形成する。
２上に、リンなどのドーパントを含んだ多結晶シリコン
層４を形成した後、ゲート酸化膜３および多結晶シリコ
ン層４のダート領域以外をホトリソグラフィによって除
去する。次に、シリ−コン基板ｌの露出表面にＡ８＋の
イオン注入を行い、ソース・ドレイン層５を形成する。
（第５図（ｂ）参照）
次に、イオン注入後の結晶性回復のためのアニールを行
い、全面にＣＶＤなどで中間絶縁膜６を堆積する。そし
て、その中間絶縁膜６にソース・ドレイン層５上で開口
部７をホトリングラフィ法により形成する。その後、開
口部７を通してソース・ドレイン層５に接続されるよう
にソース・ドレイン電極８を形成する。（第５図（ｃ）
参照）（発明が解決しようとする問題点） しかるに、上記従来のＭＯ８型半導体装置の製造方法で
明らかなような従来のＭＯ８構造の製造方法では、酸化
膜の耐圧分布が良くないという欠点がある。すなわち、
第６図は従来の方法により製造したＭＯ８構造の耐圧分
布を示し、このＭＯ８構造は、シリコン基板に９５０℃
のドライ熱酸化で酸化膜を３００λ形成した多結晶シリ
コン基板トのＭＯ８構造である。真性耐圧は電界でｌＯ
Ｍｖ／、ｌと言われており、上記酸化膜膜厚において真
性耐圧は３０Ｖ近傍である。しかるに、第６図から分る
ように、従来の製造方法では真性耐圧以下の電圧で絶縁
破壊が多数起っておＬ ＭＯ８型半導体装置の耐圧、信
頼性に悪影響を及ぼすと考えられる。
い、全面にＣＶＤなどで中間絶縁膜６を堆積する。そし
て、その中間絶縁膜６にソース・ドレイン層５上で開口
部７をホトリングラフィ法により形成する。その後、開
口部７を通してソース・ドレイン層５に接続されるよう
にソース・ドレイン電極８を形成する。（第５図（ｃ）
参照）（発明が解決しようとする問題点） しかるに、上記従来のＭＯ８型半導体装置の製造方法で
明らかなような従来のＭＯ８構造の製造方法では、酸化
膜の耐圧分布が良くないという欠点がある。すなわち、
第６図は従来の方法により製造したＭＯ８構造の耐圧分
布を示し、このＭＯ８構造は、シリコン基板に９５０℃
のドライ熱酸化で酸化膜を３００λ形成した多結晶シリ
コン基板トのＭＯ８構造である。真性耐圧は電界でｌＯ
Ｍｖ／、ｌと言われており、上記酸化膜膜厚において真
性耐圧は３０Ｖ近傍である。しかるに、第６図から分る
ように、従来の製造方法では真性耐圧以下の電圧で絶縁
破壊が多数起っておＬ ＭＯ８型半導体装置の耐圧、信
頼性に悪影響を及ぼすと考えられる。
この発明は、以上述べたＭＯ８構造の酸化膜の耐圧分布
が良くないという欠点を除去し、耐圧特性の優れた酸化
膜を有するＭＯ８構造を形成できる半導体装置の製造方
法を提供することを目的とする。
が良くないという欠点を除去し、耐圧特性の優れた酸化
膜を有するＭＯ８構造を形成できる半導体装置の製造方
法を提供することを目的とする。
（問題点を解決するための手段）
この発明は半導体装置、特にＭＯ８構造の製造方法にお
いて、シリコン基板上に酸化膜を形成した後、高温・短
時間のアニールを実施する。
いて、シリコン基板上に酸化膜を形成した後、高温・短
時間のアニールを実施する。
（作用）
上記の方法においては、シリコン基板上に酸化膜を形成
した後、高温・短時間のアニールを実施す暮ことにより
、酸化膜の耐圧分布が向上し、かつ界面準位が低減する
。
した後、高温・短時間のアニールを実施す暮ことにより
、酸化膜の耐圧分布が向上し、かつ界面準位が低減する
。
（実施例）
以下この発明の詳細な説明する。まず、第１の実施例に
ついて述べる。
ついて述べる。
第１の実施例では、Ｎ型シリコン基板に９５０℃のドラ
イ熱酸化で酸化膜を３００大形成した後、第、 １図で
示すようなハロダンランプアニール装置の石英チューブ
ｌｌ内に前記シリコン基板１２を挿入する。その後、前
記装置のハロゲンラング１３からの光照射によシ温度上
昇比２００ ’Ｃ／＠で１１００℃までシリコン基板１
２の温度を上昇させる。次に、１１００℃のまま３０秒
間、基板１２のアニールを行う、その後、１１００℃か
ら温度下降比２００°り筆で４００℃まで温度を下降さ
せる。この一連の７エールエ程を、石英チューブｌｌ内
に窒素ガスを流して窒素雰囲気中で行う。次に、ノ・ロ
グンラングアニール装置からシリコン基板１２を取出し
て該基板の酸化膜上にリンを含んだ多結晶シリコン層を
形成した後、酸化膜および多結晶シリコン層のｙ−上領
域以外をホトリングラフィによって除去し、残存多結晶
シリコン層によってＰ−）電極を形成する。
イ熱酸化で酸化膜を３００大形成した後、第、 １図で
示すようなハロダンランプアニール装置の石英チューブ
ｌｌ内に前記シリコン基板１２を挿入する。その後、前
記装置のハロゲンラング１３からの光照射によシ温度上
昇比２００ ’Ｃ／＠で１１００℃までシリコン基板１
２の温度を上昇させる。次に、１１００℃のまま３０秒
間、基板１２のアニールを行う、その後、１１００℃か
ら温度下降比２００°り筆で４００℃まで温度を下降さ
せる。この一連の７エールエ程を、石英チューブｌｌ内
に窒素ガスを流して窒素雰囲気中で行う。次に、ノ・ロ
グンラングアニール装置からシリコン基板１２を取出し
て該基板の酸化膜上にリンを含んだ多結晶シリコン層を
形成した後、酸化膜および多結晶シリコン層のｙ−上領
域以外をホトリングラフィによって除去し、残存多結晶
シリコン層によってＰ−）電極を形成する。
上記方法により作成したＭＯ８構造の耐圧分布を第２図
に示す。第６図に比べ真性耐圧以下の電圧での絶縁破壊
が激減してお夛、耐圧分布が良くなっていることが分る
。また、ミツド・ギャップでの界面準位は２，８ Ｘ
１０”ｗ−”であり、従来技術により作成したＭＯ８構
造の界面準位４，８Ｘ１０１ｏｚ−”に比べ低い値を得
た。
に示す。第６図に比べ真性耐圧以下の電圧での絶縁破壊
が激減してお夛、耐圧分布が良くなっていることが分る
。また、ミツド・ギャップでの界面準位は２，８ Ｘ
１０”ｗ−”であり、従来技術により作成したＭＯ８構
造の界面準位４，８Ｘ１０１ｏｚ−”に比べ低い値を得
た。
この発明の第２の実施例は、上記方法の一連のアニール
工程をアルゴン雰囲気中で行い、他は同条件とした。こ
の第２の実施例で作成したＭＯ８構造の耐圧分布を第３
図に示す。第６図に比べ耐圧分布が良くなっているのが
分る。また、ミツド・ギャップでの界面準位は３．６
Ｘ １０”３−”と、従来技術に比べ低い値を得た。こ
のような効果は、アルゴンだけでなく、ヘリウムやキセ
ノンなどの不活性ガス中におけるアニールでも同じであ
ると期待できる。
工程をアルゴン雰囲気中で行い、他は同条件とした。こ
の第２の実施例で作成したＭＯ８構造の耐圧分布を第３
図に示す。第６図に比べ耐圧分布が良くなっているのが
分る。また、ミツド・ギャップでの界面準位は３．６
Ｘ １０”３−”と、従来技術に比べ低い値を得た。こ
のような効果は、アルゴンだけでなく、ヘリウムやキセ
ノンなどの不活性ガス中におけるアニールでも同じであ
ると期待できる。
この発明の第３の実施例は、上記方法の一連の７エール
エ程を酸素雰囲気中で行い、他は同条件とした。この第
３の実施例で作成したＭＯ８構造の耐圧分布を第４図に
示す。第６図に比べ耐圧分布が良くなっていることが分
る。また、ミツド・ギャップでの界面単位は３．７ Ｘ
１０”ｅＩＲ−”と従来技術に比べ低い値を得た。
エ程を酸素雰囲気中で行い、他は同条件とした。この第
３の実施例で作成したＭＯ８構造の耐圧分布を第４図に
示す。第６図に比べ耐圧分布が良くなっていることが分
る。また、ミツド・ギャップでの界面単位は３．７ Ｘ
１０”ｅＩＲ−”と従来技術に比べ低い値を得た。
また、以上述べた３つの実施例における一連のアニール
エ程の雰囲気に関わらず、アニール温度１０００℃〜１
３００℃、アニール時間１０秒〜６００秒においても、
従来技術に比べ耐圧分布が良くなっており、またミツド
・ギャップでの界面準位は低い値を得た。
エ程の雰囲気に関わらず、アニール温度１０００℃〜１
３００℃、アニール時間１０秒〜６００秒においても、
従来技術に比べ耐圧分布が良くなっており、またミツド
・ギャップでの界面準位は低い値を得た。
（発明の効果）
以上詳述したように、この発明の方法によれば、ＭＯ８
構造の製造方法において、シリコン基板上に酸化膜を形
成した後、高温・短時間のアニールを実施するようにし
たので、良好な耐圧分布と界面準位の低減が期待できる
。
構造の製造方法において、シリコン基板上に酸化膜を形
成した後、高温・短時間のアニールを実施するようにし
たので、良好な耐圧分布と界面準位の低減が期待できる
。
第１図はこの発明の半導体装置の製造方法に便用される
ノごロダンラングアニール装置を示す断面図、第２図は
この発明の第１の実施例による耐圧分布を示す特性図、
第３図、はこの発明の第２の実施例による耐圧分布を示
す特性図、第４図はこの発明の第３の実施例による耐圧
分布を示す特性図、第５図は従来のＭＯ３型半導体装置
の製造方法を示す工程断面図、第６図は従来技術による
耐圧分布を示す特性図である。 １１・・・石英チューブ、１２・・・シリコン基板、１
３°°°″口ｒンラング。 ｊ３−一へロケ“ンランア 本り９す１り用鴇たランフ１了ニール装置【第１図 番とａｉ象４噂に圧 （Ｖン Ｏ５、１０１５２０２５３０３５４０ 赤ｅ、ｖｋｈ反環嘔り圧（Ｖ） 本発ｇＡ＄ｚ便塘例１≦よる耐圧分子 第３図 ＆Ｉ！糸４別を壓電圧（ｖ） 第５図 托縁躇（ゑｉ圧（ｖ） 稍を老才女新１つよる盾は圧分イｐ 第６図
ノごロダンラングアニール装置を示す断面図、第２図は
この発明の第１の実施例による耐圧分布を示す特性図、
第３図、はこの発明の第２の実施例による耐圧分布を示
す特性図、第４図はこの発明の第３の実施例による耐圧
分布を示す特性図、第５図は従来のＭＯ３型半導体装置
の製造方法を示す工程断面図、第６図は従来技術による
耐圧分布を示す特性図である。 １１・・・石英チューブ、１２・・・シリコン基板、１
３°°°″口ｒンラング。 ｊ３−一へロケ“ンランア 本り９す１り用鴇たランフ１了ニール装置【第１図 番とａｉ象４噂に圧 （Ｖン Ｏ５、１０１５２０２５３０３５４０ 赤ｅ、ｖｋｈ反環嘔り圧（Ｖ） 本発ｇＡ＄ｚ便塘例１≦よる耐圧分子 第３図 ＆Ｉ！糸４別を壓電圧（ｖ） 第５図 托縁躇（ゑｉ圧（ｖ） 稍を老才女新１つよる盾は圧分イｐ 第６図
Claims (6)
- （１）（ａ）シリコン基板上に薄い酸化膜を酸化処理に
より形成する工程と、 （ｂ）その後、上記シリコン基板に対して高温・短時間
のアニールを行う工程と、 （ｃ）その後、前記酸化膜上にゲート電極を形成する工
程とを具備してなる半導体装置の製造方法。 - （２）高温・短時間のアニールの温度を１０００℃〜１
３００℃とすることを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。 - （３）高温・短時間のアニールの時間を１０秒〜６００
秒とすることを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。 - （４）高温・短時間のアニールの雰囲気を不活性気体と
することを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 - （５）高温・短時間のアニールの雰囲気を酸素とするこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 - （６）高温・短時間のアニールとして光照射による加熱
方法を用いることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4311487A JPS63211759A (ja) | 1987-02-27 | 1987-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4311487A JPS63211759A (ja) | 1987-02-27 | 1987-02-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211759A true JPS63211759A (ja) | 1988-09-02 |
Family
ID=12654804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4311487A Pending JPS63211759A (ja) | 1987-02-27 | 1987-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211759A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786304A (ja) * | 1993-06-25 | 1995-03-31 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US6319761B1 (en) | 1993-06-22 | 2001-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| US6713330B1 (en) | 1993-06-22 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| JP2012028534A (ja) * | 2010-07-22 | 2012-02-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1987
- 1987-02-27 JP JP4311487A patent/JPS63211759A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319761B1 (en) | 1993-06-22 | 2001-11-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| US6713330B1 (en) | 1993-06-22 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor |
| JPH0786304A (ja) * | 1993-06-25 | 1995-03-31 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2012028534A (ja) * | 2010-07-22 | 2012-02-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
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