JPS595490A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はメモリアレイの中央にワード線ドライバ回路
およびデコーダを配置したトランジスタ形ＭＯ８ダイナ
ミックメモリにおいて、メモリセル情報を安定にかつ高
速に読み出すことを可能にし六半導体メモリに関するも
のである。

一般に、１トランジスタ形ＭＯ８ダイナミックメモリで
はＭＯ８キャパシタに蓄積された電荷の有無を２値情報
の％１＃、％０＃に対応させてしる。そして、ワード線
信号によりトランスファゲートを鷺オン”してλ（ＯＳ
キャパシタに蓄積された電荷をビット線に転送する。こ
のとき、電荷の有無によってビット線に生じる微少な電
圧変化をセンスアンプ回路で検出するものである。

第１図は従来の半導体メモリを示すブロック図であり、
ワード線信号の遅延を軽減する目的でワード線ドライバ
回路およびデコーダをメモリアレイの中央に配置する。

同図において、（１）Ｆｉメモリセル、（２）はダミー
セル、（３）はセンスアンプ回路、（４）はワード線、
（５）はダミーワード線、（６ａ）および（６ｂ）ｉｊ
ビット線、（７〕はワード線ドライバ回路、（８）＃ｉ
前記ワード線（４）をアドレス信号（’　０　＃　ＴＯ
＋・・・ム１ｌ−１・萌）により選択駆動するデコーダ
、（９）はラッチノード、（Ｔ、）および（Ｔ２）はそ
れぞれのベースにセンスアンプ回路駆動信号φｓ１およ
びφＩｆが入力するセンスアンプ回路駆動トランジスタ
である。

なお、センスアンプ回路（３）の第１のグループＩはこ
のセンスアンプ回路をワード級ドライバ回路（７）に近
く、センスアンプ回路駆動トランジスタ（Ｔ、）および
（Ｔ、　）から遠くに配置したものであり、センスアン
プ回路（３）の第２のグループ■はこのセンスアンプ回
路をワード線ドライバ回路（７）から遠く、センスアン
プ回路駆動トランジスタ（Ｔ、）および（Ｔ２）に近く
配置したものである。また、第２図は第１図における１
つのセンスアンプ回路（３）につながるメモリセル（１
）およびダミーセル０）を示す詳細な回路図である。ま
た、第３図は第１図におけるワード線ドライバ回路（７
）とデコーダ（８）を示す詳細な回路図である。

次に、上記構成による半導体メモリの読み出し動作につ
いて、第４図（ａ）〜第４図（ｈ）を参照して説明する
。まず、プリチャージ信号φｐが高レベルであるプリチ
ャージ期間中に、ダミーセル（２）、ビットＭ（６）お
よびデコーダ（８）がそれぞれプリチャージする。次に
、プリチャージ信号φＰが第４図６）に示すように低レ
ベルになると、アドレス信号が入力され、非選択のすべ
てのデコーダが放電され、選択されたデコーダのみ高レ
ベルを保つ。つづいて、第４図（ｃ）に示すように、ワ
ード線駆動信号φ８が立上がると、選択されたデコーダ
につながる選択されたワード線（４）が第４図（ｄ）に
示すように高レベルになる。例えば、ビット線（６ａ）
につながるメモリセル（１）が選択されたとき、ワード
線（４）が高レベルになると、ビット線（６ｂ）につな
がるダミーワード＃（５）が低レベルになる。その結果
中じたビット線（６ａ）とビット線（６ｂ）との微少電
位差を感度よく検出するため、此較的小さな電流駆動能
力のセンスアンプ回路駆動トランジスタ（Ｔ□）に入力
する第４図（＠）に示すセンスアンプ回路駆動信号φ８
１を高レベルにする。このとき、センスアンプ回路（３
）のラッチノード（９）は第４図Ｇ）の波形ａに示すよ
うに徐々に放電され、ビット線に生じた微少電圧は徐々
に増幅されるととＫなる。つづいて、大きな電流駆動能
力を持つセンスアンプ回路駆動トランジスタ（Ｔ、）に
入力きれるセンスアンプ回路駆動信号φガを第４図＆）
に示すように高レベルにすると、電位差は第４図（ｇ）
の波形すに示すように急速に増幅される。このように、
センスアンプ回路駆動信号φ６□け微少信号を高感度て
増幅する働きをし、センスアンプ回路駆動信号φｓ２は
高速に増幅する働きをすることがわかる。

しかしながら、従来の半導体メモリはその読み出し動作
において、そのセンスアンプ回路（３）の第１のグルー
プＩの第５図（ａ）に示すワード線信号に対し、そのセ
ンスアンプ回路（３）の第２のグループＨのワード線信
号が第５図（ａ）に示すように遅延する。一方、センス
アンプ回路（３）の第１のグループＩの第５図（ｂ）に
示すラッチノード（９）の放電開始に対し、そのセンス
アンプ回路（東の第２のグループＨのラッチノード（９
）の放電開始が第５図（ｄ）に示すように速くなる。こ
のため、センスアンプ回路（３）の第１のグループＩで
はラッチノードの放電が遅延して高速動作ができない一
方、センスアンプ回路（３）の第２のグループ■ではメ
モリセルの情報が十分にセンスアンプに伝達されないう
ちにセンスアンプの動作を開始する９ヤ、安定な読み出
し動作ができないなどの欠点があった。

したがって、この発明の目的はセンスアンプ回路の動作
開始をワード線ドライバ回路の近くでは速く、ワード線
信号の遅延するワード線ドライバ回路の遠くでは遅くシ
、安定なメモリ情報の読み出しを可能にすると同時に高
速動作を可能にする半導体メモリを提供する本のである
。

とのような目的を達成するため、この発明はワード線ド
ライバ回路に近くセンスアンプ回路駆動トランジスタを
配置すると共に、複数個のセンスアンプ回路駆動トラン
ジスタを各センスアンプ回路に分割配置するものであり
、以下実施例を用すて詳細に説明する。

第６図はこの発明に係る半導体メモリの一実施例を示す
ブロック図である。同図において、（Ｔ□、）はワード
線ドライバ回路（７）の近くに配置し、そのゲートには
センスアンプ回路（３）の感度を決定するセンスアンプ
回路駆動信号φ８ｍが入力するセンスアンプ回路駆動ト
ランジスタ、（ｙ、ｔ）・・・（Ｔｅｌ）・・−（Ｔ、
ｎ）は各センスアンプ回路（３）に分割配置したセンス
アンプ回路駆動トランジスタであり、各ゲートには高速
動作に寄与するセンスアンプ回路駆動信号φｓ２が入力
する。

次に、上記構成による半導体メモリの動作にっいて、第
７図（ａ）〜第７図（ｆ）を参照して説明する。

まず、ワード線ドライバ回路（７）に遠いセンスアンプ
回路（３）の第２グループ■ではセンスアンプ回路駆動
信号φ８１（第７図り参照）によるセンスアンプ回路駆
動トランジスタ（Ｔｌｔ　）を通してのラッチノード（
９）の放電は第７図（ｄ）に示すように遅延するので、
ワード線信号の遅延が補償され、安定な検出動作が可能
になる。また、各センスアンプ回路（７）に分割配置さ
れたセンスアンプ回路駆動トランジスタ（Ｔ□）〜（Ｔ
２ｎ）によるラッチノード（９）の放電は第７図（ｂ）
および第７図０）に示すように高速に行なわれるので、
センスアンプ回路（７）の高速動作が可能になる。

以上詳細に説明したように、この発明に係る半導体メモ
リによればメモリ情報を安定に、しかも高速に読み出す
ことができる効果がある。

【図面の簡単な説明】

第１図は従来の半導体メモリを示すブロック図、第２図
は詰１図における１つのセンスアンプ回路に接続するメ
モリセルおよびダミーセルの詳細を示す回路図、第３図
は第１図におけるワード線ドライバ回路とデコーダの詳
細を示す回路図、第４図（、）〜第４図（ｈ）Ｆｉ第１
図の読み出し動作における各部の波形を示す図、第５図
（、）〜第５図（ｆ）は第１図におけるセンスアンプ回
路を駆動したときの各部の波形を示す図、第６図はこの
発明に係る半導体メモリの一実施例を示すブロック図、
第７図（、）〜第７図（ｆ）は第６図におけるセンスア
ンプ回路を駆動したときの各部の波形を示す図である。 （１）・・舎・メモリセル、（２）・・・・ダミーセル
、（３１１ａ＋ｌ・センスアンプ回路、（４）・・・−
ワード線、（５）・・・・ダミーワード線、（６ａ）お
よび（６ｈ）・・・・ビット線、（７）−−−−ワード
線ドライバ回路、（８）・・・・デコーダ、（９）・・
・・ラッチノード、（Ｔ□）および（Ｔ２）・・・・　
センスアンプ回路駆動トランジスタ、（Ｔ２１　）〜（
Ｔ＊　ｎ　）および（Ｔｏ）−・・・センスアンプ回路
駆動トランジスタ。 なお、図中、同一符号は同一または相当部分を示す。 第４図 （ｈ）ＢＬ　　　　　　　　　　、＝＝＝ｙ−第５図 第６図 第７図 手行Ｃ補正書（自発） 特許庁長官殿 １、事件の表示　　　　特願昭　５７−１１５９７７号
２、発明の名称 半導体メモリ ３、補ｉＦをする者 名　称（６０１，）　　　五菱電機株式会社代表者片由
仁八部 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 −補正の内容 （１）明細書第１頁第１３行の「トランジスタ」を「１
トランジスタ」と補正する。 （２）同書第２頁第１４行の「ベース］を「ゲート」と
補正する。 （３）同書第４頁第５行の「低レベル」を「高レベル」
と補正する。 以　　上

Claims (1)

【特許請求の範囲】
1. １トランジスタ形ダイナきツクメモリにおいて、ワード
   線ドライバ回路に近くセンスアンプ回路駆動トランジス
   タを配置すると共に、複数個のセンスアンプ回路駆動ト
   ランジスタを各センスアンプ回路に分割配置することを
   特徴とする半導体メモリ。