JPS5949597A

JPS5949597A - 楽音形成装置

Info

Publication number: JPS5949597A
Application number: JP57160277A
Authority: JP
Inventors: 加藤　充美
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1982-09-14
Filing date: 1982-09-14
Publication date: 1984-03-22
Also published as: GB2129996A; GB2129996B; US4524666A; JPS6336673B2; GB8324528D0

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は予め波形メモリに記憶されている波形を読出
して楽音を形成する楽音形成装置に関する。

この種の楽音形成装置として、楽音の発音開始時から発
音終了時に至るまでの全楽音波形を予め波形メモリに記
憶させておき、この記憶させた楽音波形を読出して楽音
信号を形成するものが知られている。この楽音形成装置
は、自然楽器の楽音に近い楽音を発生することができ、
特にパーカッシブ系の楽音、例えば打楽器音を得る場合
に好適であるが、波形メモリの容量が膨大になるという
欠点があった。そこで、この欠点を除去するものとして
、複雑に変化する楽音の立上り部（アタック部）につい
てはそのまま全ての楽音波形着デ際を波形メモリに記憶
させ、一方、比較的変化が少ない立上り部以降について
は、一部（例えば１周期）の楽音波形だけを波形メモリ
に記憶させておき、立上り部の楽音波形を読出した後は
、上述した一部の楽音波形を繰返し読出して楽音信号を
形成するように構成された楽音形成装置が開発された。

しかしながら、この楽音形成装置にあっては、立上υ部
以降において同じ楽音波形が周期的に繰返えされるため
、発生楽音が自然楽器の楽音と異なったものとなシ、特
にシンバルの様なノイズ的な打楽器音を発生する場合に
は、楽音の周期性のためシンバル音特有のノイズ感を表
現することが不可能であった。

そこでこの発明は、波形メモリの容量を少くすることが
でき、かつ、自然楽器の楽音によシ近い楽音を発生する
ことができる楽音形成装置を提供するもので、楽音の立
上り部については全ての楽音波形を波形メモリに記憶さ
せ、立上シ部以降については一部の楽音波形だけを波形
メモリに記憶させる方式の楽音形成装置において、上記
一部の楽音波形を繰返し読出す際め最初のアドレスを読
出しの度びに変えるようにしたものである、以下、図面
を参照しこの発明の実施例について説明する。第１図は
この発明の第１の実施例の構成を示すブロック図である
。この図に〉いて、符号１は例えばＲＯＭ　　（リード
オンリメモ１月によって構成される波形メモリである。

この波形メモ＋７１には予め楽音波形の立上シ部の全波
形と、楽音波形の立上り部以降の部分の１周期の波形が
各々記憶きれている。すなわち、例えば楽音波形を第２
図（ａ）に示すものとすると、波形メモリ１には、この
楽音波形の立上り部Ａについては波形の各瞬時値が各々
ディジタルデータに変換され、０番地から順次記憶され
、また、立上シ部Ａ以降の部分Ｂについては、立上り部
ＡＫ続く１周期について波形の各瞬時値が各々ディジタ
ルデータに変換され、立上り部Ａが記憶されている記憶
エリアに続くエリア内に記憶されている。ここで、部分
Ｂの最初の瞬時値（第２図（ａ）における点Ｐ２　参照
）が記憶されている波形メモリｌのアドレスをリピート
アドレスＲＰＡＤ　　と称し、また、部分Ｂの最後の瞬
時値（点Ｐ３参照）が記憶されている波形メモリ１のア
ドレスをエンドアドレスＥＮＡＤ　　と称する。なお、
立上り部Ａの最初の瞬時値（点Ｐ１参照）が波形メモリ
１の０番地に記憶されていることは前述した通シである
。

そして、上述した波形メモリｌ内の各データはアドレス
制御回路２から出力されるアドレスデータＡＤＤ　に基
づいて順次読出され、乗算回路３へ出力さ扛る。この場
合、まず立上り部Ａの各データがｌｉｔ次胱出読出、次
いで部分Ｂの各データが繰返し読出される。乗算回路３
は波形メモリ１から出力される各データにエンベロープ
ジェネレータ４から出力されるエンベロープデータＥＤ
を乗算し、この乗算結果をＤ／Ａ　（ディジタル／アナ
ログ）変換器５へ出力する。ここで、エンベロープジェ
ネレータ４は波形メモリ１から立上シ部Ａの各データが
出力されている時は、エンベロープデータＥＤとして「
１」を出力し、また、波形メモリ１から部分Ｂの各デー
タが繰返し出力されている時は、［０，９ｊ、［’ｏ、
　８５Ｊ　−−−一　と１１次減少するエンベロープデ
ータＥＤを出力する、すなワチ、このエンベロープジェ
ネレータ４および乗算回路３によって、立上り部Ａ以降
の楽音信号にエンベロープが付与される。Ｄ／Ａ変換５
５は乗算回路３から出力される各データをアナログ信号
に変換し、サウンドシステム６へ出力する。これにより
、サウンドシステム６から楽音が発生する。

次に、アドレス制御回路２およびエンベロープジェネレ
ータ４について詳述する。まず、アドレス制御回路２に
おいて、ランダＪ、ゲータ発生回路９はクロックパルス
ψが供給される毎にプラスあるいはマイナスにランダム
に変化するランダムデータＲＤを出力する公知の回路で
あり、出力されたランダムデータＲＤは加算回路１０の
一方の入力端子へ供給づれる。リピートアドレスデータ
発生回路１１は前述したリピートアドレスＲＰＡＤを示
すリピートアドレスデータＲＰＡＤＤを常時出力する回
路（例えば、デジタルスイッチあるいはＲＯＭ　）であ
り、その出力は加算回路１０の他方の入力端子〉よび比
較回路１２０入力端子Ｂへ供給烙れる。加羽゛回路１０
はランダムデータＲＤとリピートアドレスデータＲＰＡ
、ＤＤとを加算し、この加Ｗ結果をアドレスカウンタ１
４のプリセットデータ端子ＰＤへ出力する。アドレスカ
ウンタＪ４はそのクロック端子ＣＫへ供給されるクロッ
クパルスψをアップカウントするカウンタでちゃ、その
プリセット端子ＰＳヘパルス信号が供給されると、加算
回路１０の出力がプリセットされ、また、リセット端子
Ｒヘパルス信号が供給されると、リセットされる。この
アドレスカウンタ１４のカウント出力はアドレスデータ
ＡＤＤ　　として波形メモリ１のアドレス端子ＡＴへ供
給されると共に、エンドアドレス検出回路１５の入力端
子および比較回路１２の入力端子Ａへ各々供給される。

エンドアドレス検出回路１５はアト１ノスデータＡＤＤ
が前述したエンドアドレスＥＮＡＤになった時、エンド
パルスＥＰをアドレスカウンタ１４のプリセット端子Ｐ
Ｓへ出力する。、！ｉた、比較回路１２はその入力端子
Ａへ供袷畜れるアト１／スデータＡＤＤと、その入力端
子Ｂへ供給されるリピートアドレスデータ［’ＡＤＩ）
とを比較し、両者が一致した時一致信号ＥＱをエンベロ
ープジェネレータ４へ出力する。

次に、上述したアト１／ス制御回路２の動作を説明する
。まず、箒１図に示す発３・指什ヌ・ｆフチ１フが操作
され、これにより微分回に’５１３からスタートパルス
ＳＰが出力され、このスター）・パルスＳＰがアト１ノ
ヌカウンタ１４のリセット端子Ｒへ供給されると、アド
レスカウンタ１４がリセットされる。以後、アドレスカ
ウンタ１４がクロックパルスψのアンプカウントを行い
、したがって、波形メモリ１ヘアドレスデータＡＤＤ　
　として「０」。

［１ｊ　、ｒ２ｊ−−ｍ−が順次供給される。これによ
り、波形メモリｌから楽音波形の立上りｇｌの各データ
が順次読出され、次いで部分Ｂの各データが；晒次読出
される。そして、アドレスカウンタ１４かも出力でれる
アドレスデータＡ　ＤＩ）　　がエンドアドレスＥＮＡ
ＤＫ　達すると、エンドアドレス検出回路１５からエン
ドパルスＥＰが出力６７Ｌ、アドレスカウンタ１４のプ
リセット端子ＰＳへ供給され、ｂｏ　こｎによυ、加算
回路１０の出力データがアドレスカウンタ１４にグリセ
ットされる。ここで、加↓γ回路１０の出力データはリ
ピートアドレスデータＲＰＡＪ）ＤとランダムデータＲ
Ｄとの和であり、したがってアドレスカウンタ１４には
リピートアドレス１ｔＰ人りよりわずかに大きいあるい
は小さい（場合によっては等しい）データがプリセント
される。なお、この場合加ｇ回路１０の出力データがエ
ンドアドレスＥＮＡＤ　ヲ１ｌｉｆｌえないようにする
之め、ランダムデータＲＤが所定範囲内に」−いて変化
するように設定しておくものとする。

ぞＩノ〔、このプリセットサれたデータがアドレスデー
タＡＤＤ　　として波形メモリ１へ供給さ扛る。

以後、再びアドレスカウンタ１４によってクロックパル
スψのアンプカウントが行わｉｔｌ　こ扛により、波形
メモリエの上述したプリセットデータ（ＬＩＤ　＋　Ｒ
Ｐ　Ａ　Ｄ　Ｄ　ｌ　に対応するアドレスからエンドア
ドレスＥ１＼ＩＡＩ）　　までの間の各データが順次読
出される。そして、アドレスデータＡＤＤ　がエンドア
ドレスＥＮＡＤに達すると、エンドアドレス検出回路１
５から再びエンドパルスＥＰが出力され、アドレスカウ
ンタ１４のプリセット端子ＰＳへ供給され、これにより
、加算回路１０の出力データが再びアドレスカウンタ１
４にプリセットされる。

以下、上述した動作が繰返えされる。

このように、第１図に示す回路においては、波形メモリ
１から楽音波形の部分Ｂの各データを繰返し読出す場合
に、リピートアドレスＲＰＡＤをランダムデータＲＤに
よってアドレス修飾し、この結果得られるアドレスデー
タＡＤＤ　に基づいて部分Ｂの各データを読出すように
なっている。これにより、繰返し読出される部分Ｂの波
形が読出される毎にわずかに変化することになり、した
がって楽音信号の周期性がなくなり、サウンドシステム
６から自然楽器の楽音によシ近い楽音を発生することが
可能になる。

なお、第１図における加算回路ｌＯの代わりに乗算回路
を用いることも可能である。、また、ランダムデータ発
生回路９０代わりに、周期性をもつたデータを発生する
回路を用いてもよい。但し１その周期性は部分Ｂの読出
し周期に比較し１充分長いことが必要である。さらにま
た、加算回路１０シよびリピートアドレスデータ発生回
路１１の代わりに、リピートアドレスＲＰＡＤ：ｌ＞よ
びその近傍の各アドレスを記憶したメモリを設け１この
メモリをランダムデータＲＤ　　（あるいは周期性をも
ったデータ）により読出しその出力データをアドレスカ
ウンタ１４のプリセットデータ端子ＰＤに加えるように
してもよい。

次に、エンベロープジェネレータ４について説明する。

まず、エンベロープメモリ２０は、順次減少スるエンベ
ロープデータＦＤ、　　例えば％ｒｌＪ。

ｒＯ，９Ｊ　Ｉ　ｒｏ、８５Ｊ　−−−−−「ＯＪがそ
のθ番地から順次記憶されているＲＯＭであシ、エンベ
ロープカウンタ２１からアドレス端子ＡＴへ供給される
アドレスデータＥＡＤ　に基づいて各データが読出され
、乗算回路３へ出力される。なお、エンベロープデータ
ＥＤの最小値「０」が記憶されているエンベロープメモ
リ２０のアドレスから、エンベロープメモリ２０の最終
アドレス（この実施例においては’　　１１−−−−−
１１　“（２進数））までの間の各アドレスには各々デ
ータ「Ｏ」が記憶されている。最終アドレス検出回路２
２はエンベロープカウンタ２１から最終アドレスゝゝ１
１−−−−１１“が出力された時これを検出し、検出パ
ルスＬＰを出力する回路である。

以下、このエンベロープジェネレータ４の動作を説明す
る。まず、微分回路１８からスタートパルスＳＰが出力
されると、このスタートパルスＳＰがオアゲート２３を
介してフリップフロップＣ以下、ＦＦと略称する）　２
４のリセット端子Ｒへ供給されると共に、エンベロープ
カウンタ２１のリセット端子Ｒへ供給される。スタート
パルスＳＰがＦＦ２４のリセット端子Ｒへ供給されると
、ＦＦ２４がリセットされ、その出力端子ＱからｌＯ１
信号が出力され、これによりアンドゲート２５が閉状態
となる。また、エンベロープカウンタ２１のリセット端
子Ｒヘスタート信号ＳＰが供給されると、エンベロープ
カウンタ２１がリセットされ、そのカウント出力が「０
」となり、このカウント出力「０」がアドレスデータＦ
ＡＤ　　としてエンペａ−ブメモリ２０へ供給される。

これにより、エンベロープメモリ２０００番地内のエン
ベロープデータＦＤ　［ＩＪが読出され、乗算回路３へ
供給さする。以後、比較回路１２から一致信号ＥＱが出
力されるまでこの状態が続く、すおこの間に、波形メモ
リ１から楽音波形の立上り部Ａの各データが読出される
ことは前述した通りである１次に、アドレスカウンタ１
４からリピートアドレスＲＰＡＤＫ対応するアドレスデ
ータＡＤＤ　が出力され、これにより、比較回路１２か
ら一致信号ＥＱが出力され、ＦＦ２４のセット端子Ｓへ
供給されると、ＦＦ２４がセットされ、その出力端子Ｑ
から９１１信号が出力され、アンドゲート２５が開状態
になる。以後、クロスパルスψ。がアンドゲート２５を
介してエンベロープカウンタ２１のクロック端子ＣＫへ
供給される。ここで、クロックパルスψ。はその周期が
クロックパルスψの周期より充分長いクロックパルスで
ある。エンベロープカラ５ンタ２１のクロック端子ＣＫ
ヘクロツクパルスψ。が供給されると、エンベロープカ
ウンタ２１がこのクロックパルスψ。をアップカウント
し、この舶来、アドレスデータＥＡＤ　　がｒｌＪ　、
ｒ２Ｊ−−−−一と順次変化する。こｔｔにより、エン
ベロープメモリ２０の１番地、２番地−−−−−内の各
エンベロープデータＦＤ　［０，９Ｊ。

「０．８５Ｊ−−−−−が順次読小感れ、乗算回路３へ
供給される。そして、エンベロープメモリ２０から出力
されるエンベロープデータＥＤが「０」になると、乗算
回路３の出力が「Ｏ」となり、楽音発生が停止する。以
降、更にエンベロープカウンタ２１のカウントが進み、
エンベロープカウンタ２１から出力されるアドレスデー
タＥＡＤ　が最終アドレス’１１−−−−−ｉ　ｉ”に
達すると、最終アドレス検出回路２２がこれを検出し、
検出信号ＬＰをオアゲート２３を介してＦＦ２４のリセ
ット端子Ｒへ供給する。これにより、ＦＦ２４がリセ′
ントされ、アンドゲート２５が閉状態になる。アンド’
＞’−）２５が閉状態になると、エンベロープカウンタ
２１のクロック端子ＣＫへクロックパルスψｏｈ：供給
されなく耽ム　したがってエンベロープメモリク２１の
カウントが停止し、以後、エンベロープメそり２０へハ
最終アドレス１１−−−−１１を指定するアドレスデー
タＥＡＤ　が連続的に供給される。ここで、前述したよ
うにエンベロープメモリ２０の最終アドレス内のデータ
は「０」であリーしたがって楽音停止の状態フ〉；以後
連続して保持される。そして、発音指令スイッチ１７が
再度操作されると、再び楽音の発生が行われる。

以上が第１図に示す回路の詳細である。ところで、この
図に示す回路は１ｆｆｉ類の楽音しか発生できないが、
複数種の楽音を発生さぜたい場合は、楽音の種類に等し
い数だけ第１図に示す回路（ただし、サウンドシステム
６を除く）を設け、各Ｄ／Ａ変換器５の出力を１個のサ
ウンドシステム６によってミキシングし、楽音を発生さ
せればよい。

また、この図に示す回路は、特に、シンバル、バスドラ
ム等の打楽器音の発生に好適であるが、打楽器音以外の
楽音を発生させることも勿論可能である。例えばピアノ
音を発生させる場合は、予め波形メモリＩＫピアノ音の
楽音波形を記憶させてシき、この記憶させた楽音波形を
鍵盤のキーの操作に応じて読出すようにすればよい、こ
の場合、各キーに対応して第１図に示す回路を設け、各
波形メモリｌ内に各々各キーの音高に対応する楽音波形
を記憶させておいてもよいし、あるいは、第１図に示す
回路を各キー共通として用い、アドレスカウンタ１４に
入力するクロックパルスψの周波数を押圧キーの音高１
ｔｃｌｌ’ｆＧして変えるようにしてもよい、１第３図
は第１図に示す回路を共通に用いる場合における追加回
路の構成を示すブロック図である、この図にシいて、鍵
盤２８には、各キーに対応してキー操作検出用のキース
イッチが設けられ、各キースイッチの出力が単音優先回
路２９へ供給される。単音優先回路２９は、鍵盤２８の
各キースイッチの出力に基づいて、同時に操作されてい
るキーの中の最高音キー（あるいは最低音キー）を検出
し１同キーのキーコードＫＣを可変分周回路３０へ出力
する。可変分周回路３０１ｄ、クロックパルスψ１をキ
ーコードＫＣＫ。

基づいて分周することによυ、キーコードＫＣＫ対応す
る周波数のクロックパルスφを作成し、第１図に示すア
ドレスカウンタ１４のクロック端子ＣＫへ供給する。ま
た単音優先回路２９の出力の各ビットのオアをとるオア
ゲート３１は、単音優先回路２９から何らかのキーコー
ドＫＣが出力された時これを検出するもので、その出力
は第１図に示す微分回路１８の入力端に供給され、これ
により、オアゲート３１の出力の立上り時点にかいて、
微分回路１８からスタートパルスＳＰが出力されるつなお、この場合には、波形メモリに記憶する楽音波形の
部分Ｂとしては、第２図（ｂ）に示すように１周期だけ
ではなく複数周期（ｎ周期、例えば４周期）分記憶する
ようＫするとともに、さらにランダムデータＲＤのプラ
ス側の最大値を第２図（ｂ）の点Ｐ４のアドレスから点
Ｐ２のアドレス（ＲＰＡＤ）を引いたアドレス範囲以下
（第２図（１＞）のＣ参照）　となるように設定し、こ
牡によｐ部分Ｂの繰返し読出しにおいて常に部分Ｂの少
くとも１周期分の波形が必らず読出されるようにするこ
とが好ましい。このようにするのは次の理由による、す
なわち、波形メモリｌにピアノ音等の楽音波形を記憶さ
せた場合には、該メモリ１から読出された楽音波形が所
定の音高（ピッチ）を有していることが必要となるが、
部分Ｂの楽音波形の繰返し読出しにおいて、もし加算回
路１０の出力データが部分Ｂの最終周期（ｎ周期目）の
途中のアドレスを指定すると、その時には読出される波
形が１周期に満たないものとなシ、これが続くと発音さ
れる楽音の音高が不安定になってしまう恐れがあるから
である。

また、部分Ｂの楽音波形の繰返し読出しに際して読出さ
れた波形の連続性をよくするために、加算回路１０の出
力データが部分１３の波形振幅値「０」が記憶されてい
る複数のアドレス（より好しくは波形振幅値がマイナス
からプラスに変わる部分に対応するアドレス）のなかの
１つを指定するようにするとよい。すなわち、加算回路
１０の出力データが第２図（ｂ）の点Ｐ２　、Ｐ５　、
Ｐ６　。

Ｐ　　、　　Ｐ、　　−−−−一のアドレスのいずれか
を指定するようにするものでおる。このためには、例え
ば加算回路１０およびリピートアドレスデータ発生回路
１１の代わりに上記の点ｐ、ｐ５　。

ｐ　　、ｐ　　、ｐ、−−一−−の各アドレス値を４記憶したメモリ　（ＲＯＭ）をランダムデータ発生回路
９とアドレスカウンター４との間に設け、このメモリを
ランダムデータＲＤによって読出してその出力データを
アドレスカウンター４のプリセットデータ端子ＰＤに加
えるようにすればよい。なお、このようにした場合、比
較回路１２の代わシにエンドアドレス検出回路１５と同
様のリピートアドレス検出回路を用いるものとするいま
た、第１図に示す回路において、波形メモリーに楽音波
形を記憶させる場合、楽音波形の立上シ部等の波形の振
幅が大きくなる部分については、適宜波形をクリップし
た状態で記憶されることが望ましい（例えば第２図（ａ
）におけるレベルＬ１以下の部分、あるいはレベルト２
以上の部分）。この理由は、大＠な波形振幅値をそのま
ま記憶させ石と、データのビット数が大となり、一方、
データのビット数を増やさないようにすると、特に小振
幅部分の分解能が悪くなるからである。この場合、どの
程度クリップさせるかはデータのビット数および目的と
する楽音Ｂ生の忠実度等を考慮し適宜決定すればよい。

なお、楽音波形の立上シ部のみならず、繰返し部（第２
図における部分Ｂ）においてこのクリップを適用するこ
とも勿論可能である。

また、第１図に示す回路においては、エンベロープカウ
ンタ２１のカウント出力を最終アドレスゝｌ　１−−−
−−１１“に保持することにより、楽音の発生を停止さ
せているが、例えば、最終アドレス検出回路２２から出
力される検出信号ＬＰに基づいて、アドレスカウンタ１
４のカウント出力を強制的にｒＯＪに保持゛することに
よっても楽音の発生を停止させることができる。（波形
メモリ１００′＃ｆ地内のデータは「０」である、）次
に、この発明の第２の実施例について説明する。第４図
はこの発明の第２の実施例の構成を示すブロック図であ
る。この図に示す実施例は８種類のリズム音を発生する
ことができる電子楽器であり、波形メモリ４０に予め８
種類の楽音波形（リズム音波形）を記憶させておき、回
路各部を時分割駆動することによシ８種類のリズム音を
同時に発生し得るように構成したものである。なお、楽
音形成の基本的考え方は８１図に示す回路と同じである
。以下、まず第４図の各部の構成から説明する。

第４図においてチャンネルカウンタ４１はクロックパル
スψ１をカウントする８進のアップカウンタであシ、そ
のカウント出力「０」〜「７」はチャンネル信号ＣＨと
して回路各部へ出力される。

ここで、この実施例においてはチャンネル信号ＣＨ「Ｏ
Ｊ〜「７」の各々が次の各リズム音に対応している。

０：マラカス　　　　４：ボンゴ１：　コンガ（高）　　５：パスドラム“″２：コンガ
（低）　　　６：シンバル（１）３；トムトム　　　　
７：シンバル（２）そして、第４図に示す回路各部はチ
ャンネル信号ＣＨが「０」〜「７」の場合に各々、上記
各リズム音の形成を行う。

波形メモリ４０は、例えば第５図に示すように８個の記
憶エリア４０ａ〜４０ｈを有して構成されるＲＯＭ　で
あり、各記憶エリア内に各々８種類の楽音波形が予め記
憶されている。この場合、各記憶エリア内に、楽音波形
の立上り部Ａおよびそれに続く部分Ｂ（第２図参照）が
各記憶エリアの先頭アドレスＣ以下、スタートアドレス
５ＴＡＤと称す）から順次記憶されていることは第１図
の場合と同様である。

エンドアドレスメモリ４２は波形メモリ４０に記憶され
ている８種類の楽音波形の各相対エンドアドレスＥＮＡ
Ｄａが各々記憶されているＲＯＭである。ここで、相対
エンドアドレスＥＮＡＤａとは、各楽音波形の実際のエ
ンドアト１／スＥＮＡＤ　（波形メモリ４０の各記憶エ
リア４０＆〜４０ｈの最終アドレス）からスタートアド
レス５ＴＡＤｔ−減３Ｅ　した値でおる。そして、この
メモリ４２はチャンネル信号ＣＩＩによって指定される
楽音波形の相対エンドアドレスＥＮＡＤａのデータを比
較回路４３０入力端子人へ出力する。

ランダムデ＝り発生回路４４は第１図に示すランダムデ
ータ発生回路９と略同−構成の回路である。このランダ
ムデータ発生回路４４が第１図に示すものと異なる点は
エネーブル端子ＩＮが設けられている点であり、このエ
ネーブル端子ＥＮにＪｌ信号が供給された場合は、ラン
ダムデータＲＤを加算回路４５の一方の入力端子へ出力
し、１０１信号が供給された場合は、データ「０」を加
算回路４５へ出力する。

リピートアドレスメモリ４６は波形メモリ４０内の８種
類の楽音波形の各相対リピートアドレスＲＰＡＤａが各
々記憶されているＲＯＭ　である。ここで、相対リピー
トアドレスＲＰＡＤ＆とは、各楽音波形の実際のリピー
トアドレスＲＰＡＤからスタートアドレス５ＴＡＤを減
算した値である。そして、このメモリ４６はチャンネル
信号ＯＨによって指定される楽音波形の相対リピートア
ドレスＲＰＡＤ＆のデータを加算回路４５の他方の入力
端子および比較回路５７の入力端子Ｂへ出力する。ま九
、このリピートアドレスメモリ４６には、ランダムデー
タ発生回路４４を制御するコントロール信号Ｒｅが各リ
ズＪ、音に対応して１１１または１０１で記憶されてい
る。そして、このコントロール信号ＲＣはチャンネル信
号ＣＨに基づいて読出され、ランダムデータ発生回路４
４のエネーブル端子ＥＮへ供給される。なお、このコン
トロール信号ＲＣは、リズム音によってランダムデータ
ＲＤ　ヲ発生させ念力が好ましい場合と、発生させかい
方が好ましい場合とがあることを考慮して付加されたも
ので、例えばシンバル音の場合はこのコントロール信号
ＲＣが１１１信号となる（ランダムデータＲＤがランダ
ムデータ発生回路４４から出力される）。

スタートアドレスメモリ４７は波形メモリ４０内の各楽
音波形のスタートアドレス５ＴＡＤＪ−各々記憶してい
るＲＯＭであり、チャンネル信号ＣＨによって指定され
る楽音波形のスタートアドレス５ＴＡＤ　　のデータを
加算回路４８の他方の入力端子へ出力する。

加算回路４５はランダムデータ発生回路４４の出力と相
対リピートアドレスＲＰＡＤａとを加算し、この加算結
果をリピートデータＲＰＤ　　としてアドレスデータ発
生回路５０の端子Ｔ１へ出力する。

アドレスデータ発生回路５０は第１図に示すアドレスカ
ウンタ１４に対応するもので、第６図に示すように加算
回路５１と、セレクタ５２と、ゲート回路５３と、シフ
トレジスタ５４と、インバータ５５とから構成されてい
る。この場合、加算回路５１けシフトレジスタ５４の出
力Ｋｒ１Ｊを加算する回路、セレクタ５２はその入力端
千人へ供給されるデータと入力端子Ｂへ供給されるデー
タのいずれか一方をそのセレクタ端子ＳＡへ供給される
信号に基づいて択一的に出力する回路、ゲート回路５３
はそのエネーブル端子ＥＮへ１１１信号が供給された場
合に開状態、′０＠信号が供給され九場合に閉状態とな
るゲート回路、また、シフトレジスタ５４はクロックパ
ルスψ、によって各ステージ内のデータがシフトされる
８ステージのシフトレジスタである。そして、シフトレ
ジスタ５４の出力が端子Ｔ２を介して出力され、アドレ
スデータＡＤＤ　ａとして比較回路４３の入力端子Ｂ１
加算回路４８の一方の入力端子および比較回路５７の入
力端千人へ各々供給される。

比較回路４３は相対エンドアドレスＥＮＡＤ、と、アド
レスデータＡＤＤ　ａとを比較し、両者が一致した時一
致信号ＥＱ１　をアドレスデータ発生回路５０の端子Ｔ
３へ出力する。加算回路４８はアトｌメスデータＡＤＤ
ａとスタートアドレス５ＴＡＤのデータとを加算し、こ
の加算結果をアドレスデータＡＤＤ　　として波形メモ
リ４０のアドレス端子ＡＴへ出力する。比較回路５７は
アドレスデータＡＤＤ　ａ　　と相対リピートアドレス
ＲＰＡＤａのデータとを比較し、両者が一致した時一致
信号ＥＱ２をエンベロープジュネレータ５８へ出力する
。

リズムパターン発生回路６０は各リズム音に対応して８
種類のリズムパルスを発生する回路であり、各リズムパ
ルスのパターン（リズムパターン）はリズムセレクタ６
１によって設定さｎるリズムの種類（例えば、ワルツ、
ルンバ、マンボ等）によって決定され、また、リズムス
イッチ６２０オン／オフによって各リズムパルスの発生
／停止が制御される。そして、発生した各リズムパルス
はチャンネル信号ＣＨに応じて時分割で出力される。

すなわち、チャンネル信号ＣＨが「０」の場合はマラカ
ス音のリズムパルスが、「１」の場合はコンガＣ高）音
のリズムパルスが％　−−−一−、ｒ７Ｊの」凸金はシ
ンバル（２）音のリズムパルスが各々出力される。

エンベロープジェネレータ５８は第１図に示すエンベロ
ープジェネレータ４に対応するもので、その詳細を第７
図と示す、この図において、符号６５．６６は各々、各
ステージ内のデータがクロックパルスφ□によってシフ
トされる８ステージ／１ビツト　（各ステージ；１ビツ
ト）のシフトレジスタである。発振器６８はパルス幅８
ψ１、周期８ψ、Ｘｎのパルス信＠（ｑ′ｌ“信号）を
発生する回路であり、そのエネーブル端子ＥＮへ１１″
信号が供給さねている場きは、発生したパルス信号を加
幹回路６９の一方の入力端子のＬ８Ｂ　（最小位ビット
）端子へ出力し、エネーブル端子ＦｉＮへ１０“信号が
（Ｉｔ給されている場［廿、′　０“信号を出力する。

加算回路６９はシフトレジスタ７０の出力と、発振Ｊａ
６８の出力とを加算するもので、その出力はゲート回路
７１を介してシフトレジスタ７０へ供給される。なお、
この加算回路６９の一方の入力端子のＬＳＢ端子以外の
端子は接地されている。すなわち、この加算回路６０は
、発振器６８の出力が１　ＩＮ信号の揚重には、シフト
レジスタ７０の出力にデータ「１」を加算し、Ｖ″　０
“信号の場きにはデータ「０」を加算ず２）回路である
。シフトレジスタ７０は各ステージ内のデータがクロッ
クパルスψ、によってシフトされるレジスタであり、そ
の出力はアドレスデータト】ＡＩ）としてエンベロープ
メモリ７６のアドレス端子ＡＴ。

へ供給されると共に、加算回路６９の他方の入力端子お
よび最終アドレス検出回路７２へ各々供給される。最終
アドレス検出回路７ｚは、シフトレジスタ７０からデー
タ’　１１−−−−−１１　’が出力された時これを検
出し、１１′信号をインバータ７８の入力端子へ出力す
る。しかして、上述した各部６８〜７８によって、時分
割駆動によるエンベロープカウンタ７４（第１図に示す
エンベロープカウンタ２１に対応）が構成される。

エンベロープメモリ７５　　（Ｒ，ＯＭ）は第１図に示
すエンベロープメモリ２０に対応するもので、第８図に
示すように８個の記憶エリア７５ａ〜７５ｈを有して構
成され、各記憶エリア７５ａ〜７５ｈ内に各々８種類の
リズム音に対応するエンベロープデータＥＤｂｉ記憶さ
れている。この揚重、各記憶エリア７５ａ〜７５ｈの各
先頭番地には各々エンベロープデータＥＤの最大値「１
」が記憶され、以下、各エリア７５ａ〜７５ｈに各々順
次減少するエンベロープデータＨＤが記憶されている。

また、各記憶エリア７５ａ〜７５ｈの最終アドレスには
データ「０」が記憶されている。このエンベロープメモ
リ７５１まそのアドレス端子ＡＴ１へ供給されるアドレ
スデータ１３ＡＤおよびアドレス端子ＡＴ、へ供給され
るチャンネル信号ＣＨによってアドレスされる。すなわ
ち、チャンネル信号ＣＨによって記憶エリア７５ａ〜７
５ｈのいずれかが指定され、アドレスデータＥＡＤ　Ｋ
よって各記憶エリア７５ａ＝”７５ｈ内のアドレスが指
定される・例えば、チャンネル信号ＣＨが「°３」で、
アドレスデータＥＡＤが「０」の場合は、エリア７５ｄ
の先頭アドレスが指定される。そして、上述したアドレ
ス指定によって読出されたエンベロープデータＥＤはオ
アゲート回路７６および端子Ｔ１を介して乗算回路８０
（第４図）の他方の入力端子へ供給される。なお、この
エンベロープメモリ７５のエネーブル端子ＩＮへ１１１
信号が供給されている場合は、各データの読出しが行わ
れるが、′０１信号が供給されている場合は、データ「
０」が出力される。

乗算回路８０は波形メモリ４０の出力とエンベロープジ
ェネレータ５８の出力とを乗算し、この乗算結果を累算
器８１へ出力する。

累算器８１はチャンネル信号ＣＨが「０」〜「７」の関
東算回路８０の出力を順次累算し、そして、この累算結
果をラッチＬ／％　ラッチしたデータをＤ／Ａ変換器８
２へ出力する。次いで、累算結果をクリアして再びチャ
ンネル信号ＣＩ（がｒＯＪ〜「７」の関東算回路８０の
出力を累算してこの累算結果をラッチし、ラッチしたデ
ータをＤ／Ａ変換器８２へ出力し１以下、上記動作を繰
返す、Ｊ）／Ａ変換器８２は累Ｗ、器８１の出力をアナ
ログ信号に変換し、増幅器８３を介してスピーカ８４へ
供給する。

次に、第４図〜第８図に示す回路の動作を説明する。

まず、電源が投入されると、クロックメルフ９１２１１
１回路各部へ供給されると共に、イニシャルクリア回路
（図示路）からクロックパルスψ１の８周期よ、り長い
パルス幅を有するイニシャルクリア信号ＩＣ（”ＩＩ信
号）が出力される。そして、このイニシャルクリア信号
ＩＣがオアゲート８７゜８８　（第４図）を介し−Ｃア
ドレスデータ発生回路５０の端子Ｔ５へ供給されると共
に、オアゲート８７を介し１エンベロープ殉ネレータ５
Ｂの端子Ｔ３へ供給され、さらに、エンベロープジエー
ネレータ５Ｂの端子Ｔ４４へも供給される。アドレスデ
ータ発生回路５０の端子Ｔ５へイニシャルクリア信号工
Ｃ（１１″信号）が供給されると、インバータ５５（ｍ
６図）から１０１信号が出力され、ゲート回路５３のエ
ネーブル端子ＫＮへ供給される。これにより、ゲート回
路５３が閉状態となシ、したがって、ゲート回路５３の
出力が「０」となり１シフトレジスタ５４の各ステージ
が全てクリアされる。また、エンベロープジェネレータ
５８の端子Ｔ３ヘイニシャルクリア信号ＩＣが供給され
ると、インバータ９０（第７図）から°Ｗ□ｌ信号が出
力され、アントゲ−）９１の一方の入力端へ供給される
。これによシ、アンドゲート９１から１０１信号が出力
され、オアゲート９２の他方の入力端へ供給される。こ
の時、オアゲート９２の一方の入力端へは、比較回路５
７　（第４図）から１０１信号が供給されており、した
がってオアゲート９２から１０１信号が出力され、シフ
トレジスタ６６０入力端へ供給される。これにより、シ
フトレジスタ６６の各ステージがクリアされ１その出力
端から１０１信号が出力される。シフトレジスタ６６か
ら１０１信号が出力され、このＩＱＷ信号がゲート回路
７１のエネーブル端子ＥＮへ供給されると、ゲート回路
７１が閉状態とｙｚ’ｔ、同ゲート回路７１からデータ
「０」が出力され、シフトレジスタ７０の入力端へ供給
される。

これにより、シフトレジスタ７０の全ステージがクリア
される。また、シフトレジスタ６６から１０１信号が出
力され、この１０１信号がエンベロープメモリ７５のエ
ネーブル端子ＥＮへ供給されると、エンベロープメモリ
７５がディスエーブル状態となり、その出力端からデー
タ「０」が出力される。

また、エンベロープジェネレータ５Ｂの端子Ｔ４ヘイニ
シャルクリア信号ＩＣが供給されると、オアゲート９３
　（第７図）から１１１信号が出力され、シフトレジス
タ６５の入力端へ供給される。

これにより、シフトレジスタ６５の各ステージに１１１
が読込まれ、その出力端から１１１信号が出力されみ、
シフトレジスタ６５の出力端から１１−信号が出力され
、この１１″信号がオアゲート９４を介してオアゲート
回路７６のインノ（−タ９６の入力端へ供給されると、
インノ（−夕９６から＠ロー信号が出力され、オアゲー
ト９７゜９７−−−−−の各一方の入力端一、供給され
る。この時、オアゲー）　９７　、９７−−−−−の各
他方の入力端へは、各々エンベロープメモリ７５から１
０１信号が供給されており、したがって、オアケート回
路７６からデータ「０」が出力され、端子Ｔ　を介して
乗算回路８０の他方の入力端へ供給される。これにより
、乗算回路８０の出力力（「０」となる、（スピーカ８
４から楽音が発生することはない、）なか、イニシャルクリア信号ＩＣが１０１信号に戻ると
、インバータ９０　（第７図）から＠１１信号が出力さ
れ、アントゲ−）９５．９１の各入力端へ供給される。

これにより、以後、シフトレジスタ６５の各ステージ内
のデータが、シフトレジスタ６５の出力端一アンドゲー
ト９５−オアゲート９３→シフトレジスタ６５の入力端
なる経路で循還保持される。シフトレジスタ６６内のデ
ータについても同様である、他方、リズムスイッチ６２（第４図）がオフ状態にある
とすると、インバータ９９の入力端へ１０１信号が供給
され、したがって、インバータ９９から１１１信号が出
力され、オアゲート８８を介してアドレスデータ発生回
路５０の端子Ｔ５へ供給される。これにより、ゲート回
路５３　（第５図）のエネーブル端子ＥＮへＩＱＩ信号
が供給され、ゲート回路５３からデータ「０」がシフト
レジスタ５４へ出力される。すなわち、リズムスイッチ
６２シバオフ状態にある間はシフトレジスタ５４の各ス
テージがいずれもクリア状態にある。

次に、操作者がリズムスイッチ６２をオン状態とすると
、リズムパターン発生回路６０にシいてリズム上１／ク
タ６１の出力によって決定されるリズムに従って８ｍｍ
のリズムパルスが発生し、チャンネル信号ＣＨに基づい
て順次時分割で出力される。

いま、第９図に示す時刻ｔ。０においてチャンネルカウ
ンタ４１からチャンネル信号ＣＨ「ｏＪが出力されたと
すると、リズムパターン発生回路６０からマラカス音の
リズムパルスが出力される。

ここで、このマラカス音のリズムパルスが時刻ｔｏｏ−
ｔｏｔ　　の間１０１信号にあったとすると、マラカス
音の形成は行われないが、′１１信号であったとすると
、以下に述べる過程により、マラカス音の楽音形成が行
われる。

すなわち、時刻ｔ。Ｏ’＝ｔＯ１においてリズムパター
ン発生回路６０から１１１信号が出力されると、この１
１１信号がオアゲー）８７．８８を介してアドレスデー
タ発生回路５０の端子Ｔ５へ供給されると共に、オアゲ
ート８７を介してエンベロープジェネレータ５８の端子
Ｔ３へ供給される。アドレスデータ発生回路５０の端子
Ｔ５へ１１＠信号が供給されると、インバータ５５　（
第６図）から１０１信号が出力され、したがってゲート
回路５３からデータｒＯＪが出力され、このデータ「０
」がシフトレジスタ５４０入力端へ供給される。このデ
ータ「０」は時刻ｔ。、におけるりａツクパルスψ１に
よってシフトレジスタ５４に読込まれ、この読込まれた
データ「０」が次にチャンネル信号ＣＨが「０」となる
時刻ｔｌＯ””１１においてシフトレジスタ５４の出力
端から出力される。そして、この出力されたデータ「０
」が加算回路５１の他方の入力端へ供給されると共に、
アドレスデータＡＤＤａとして加算回路４８（ｓｇ４図
）の一方の入力端へ供給される。この時、チャンネル信
号ＣＨは「０」状態にあシ、シたがって、加算回路４８
の他方の入力端へは、スタートアドレスメモリ４７から
波形メモリ４０の記憶エリア４０ａのスタートアドレス
５ＴＡＤ　（すなわち、ツラカス音のスタートアドレス
）のデータが供給されている。この結果、データ「０」
が加算回路４Ｂの一方の入力端へ供給されると、加算回
路４８からマラカス音のスタートアドレス５ＴＡＤのデ
ータが出力され、アドレスデータＡＤＤ　　として波形
メモリ４０のアドレス端子ＡＴへ供給される。

これによシ、波形メモリ４０からマラカス音の最初の楽
音波形データが出力され、乗算回路８０の一方の入力端
へ供給される。

一方、時刻ｔｉｏ’＝ｔｔ□に〉いて加算回路５１（第
６図）の他方の入力端へデータ「０」が供給されると、
加算回路５１からデータ「１」が出力され、セレクタ５
２の入力端子Ｂへ供給される、この時１セレクタ５２の
セレクト端子ＳＡへは比較回路４３から１０２信号が供
給さ１１でおり、しプヒがって、入力端子Ｂへ供給され
たデータ「ｌ」が化１／クタ５２から出力され、ゲート
回路５３のの入力端へ供給される。この時、端子Ｔ５　
（８６図１へはｌＱ＊信号が供給されており、ゲート回
路５３のエネー・プル端子ＥＮへ１１１信号が供給され
ている。したがってゲート回路５３が開状態にあシ、セ
レクタ５２から出力され几データ「１」がシフトレジス
タ５４０入力端へ供給される。そして、このデータ「ｌ
」が時刻ｔ□１におけるクロックパルスψ１によってシ
フトレジスタ５４に読込まれ、次にチャンネル信号ＣＨ
が「０」となる時刻１　−１　　においてシフトレジス
タ５４から２０　　　２１出力される。また、この時スタートアドレスメモリ４７
からマラカス音のスタートアト９レス５ＴＡＤのデータ
が出力されている。この結果、シフトレジスタ５４から
データ「１」が出力されると、加算回路４８からアドレ
スデータＡＤＤ　　として、（マラカス音のスタートア
ドレス）＋１なるデータが波形メモリ４０へ出力され、
これにより、波形メモリ４０からマラカス音の第２番目
の楽音波形データが読出される。

また、シフトレジスタ５４からデータ「Ｊ」が出力され
ると、加算回路５１の出力がデータ「２」となり、この
データ「２」がセレクタ５２およびゲート回路５３を介
してシフトレジスタ５４の入力端へ供給され、時刻ｔ２
□におけるクロックパルスψ、によってシフトレジスタ
５４に読込まれ、次にチャンネル信号ＣＨが「０」とな
る時刻ｔ３゜〜ｔ３１　　においてシフトレジスタ５４
から出力される。

以下同様にして、チャンネル信号ＣＨが「０」になる毎
にマラカス音の楽音波形データが順次波形メモリ４０か
ら読出され、乗算回路８０へ供給される。そして、時刻
ｔｋｏ　−ｔｋｌ　の間（チャンネル信号ＣＩ（＝Ｏ）
においてシフトレジスタ５４ｈ）らマラカス音の相対リ
ピートアドレスと同一のデータが出力され７ヒとする。

この時、リピートアドレスメモリ４６からはマラカス音
の相対リピートアドレスＲＰＡＤａのデータが出力され
゛Ｃシリ、したがって、時刻ｔｌｃ　Ｄ”ｔｋ　１　　
において比較回路５７の両入力瑞子り、Ｂの各データが
一致し、比較回路５７から一致信号ＥＱ２　（”１’信
号）が出力され、エンベロープジェネレータ５８の端子
Ｔ２へ供給される。なお、この一致信号ＥＱ２　の機能
については後に説明する。

以下、更に波形メモリ４０のマラカス音の楽音波形デー
タの読出しが進行し、そして、時刻ｔｍ。

〜ｔｍ１の間（チャンネル信号ＣＨ＝旧においてシフト
レジスタ５４からマラカス音の相対エンドアドレスに等
しいデータが出力されたとする。この時、エンドアドレ
スメモリ４２からはマラカス音の相対エンドアドレスメ
モリＤ＆のデータが出力されておシ、したがって、比較
回路４３の両入力端子Ａ、Ｉ３のデータが一致し、比較
回路４３から一致イｉｋ＠ＥＱ１　（”　１　’信号）
がセレクタ５２　（第６図）の端子ＳＡへ出力される。

時刻ｔｎ１ｏ−ｔｍ１において、セレクタ５２の端子Ｓ
Ａへ一致信号ＥＱ１が供給さｆＬると、セレクタ５２０
入力端子人へ供給されている加算回路４５の出力（リピ
ートデータｌζ■ゝＤ）が−ヒレフタ５２から出力され
る。ここで、時刻ｔｍｏ−ｔｍ１（チャンネル信号ＣＨ
＝０）におけるリピートデータＲＰＤは、（マラカス音の相対リピートアドレス）＋（ランダムデ
ータＲＤ）であ、す、したがって、このリピートデータＲＰＤがセ
レクタ５２から出力され、ゲート回路５３を介してシフ
トレジスタ５４の入力端へ供給される。

そして、このリピートデータＲＰＤ　　が時刻ｔｎｌｌ
に、おけるクロックパルスψ１によってシフトレジスタ
５４に読込゛まれ、次にチャンネル信号ＣＨが１０」と
なる時刻ｔ（ｍ＋ｔ）。〜’　（ｍｌ）ｊ　においてシ
フトレジスタ５４から出力されるう以下、前述した場合
と同様にして、チャンネル信号ＣＩ（が「０」になる毎
に波形メ七り４０からマラカス音の楽音波形データ（こ
の場合、第２図に示す部分Ｂの楽音波形データ）が順次
読出される。そして、シフトレジスタ５４から再びマラ
カス音の相対エンドアドレスと同一のデータが出力され
ると、再びリピートデータＲＰＤ　　がシフトレジスタ
５４に読込まれ、以下、上記動作が繰返えされる。

一方、前述した時刻ｔ。ｏ−ｔｏｘ　の間においてリズ
ムパターン発生回路６０から１１１信号が出力され、こ
の１１１信号がオアゲート８７を介してエンペａ−プジ
エネレータ５８の端子Ｔ３へ供給されると、インバータ
９０（第７図）の出力がｆ（）ｌ信号となり、この結果
、アンドゲート９５゜９１の出力が共にｌ　□　ｌ信号
となる。この時、イニシャルクリア信号ＩＣ１−よび一
致信号ＥＱ２　は共にＩＱＩ信号にあり、シ友がって、
オアゲート９３．９２からｌ　Ｑ　ｌ信号が出力され、
シフトレジスタ６５．６６の各入力端へ供給される。そ
して、これらの１０雪信号は各々時刻ｔ。１に訃ケるク
ロックパルスψ１によってシフトレジスタ６５゜６６内
に読込まれ、時刻ｔ工。〜ｔ１□の間（チャンネル信号
ＣＨ＝０）シフトレジスタ６５．６６から出力される。

シフトレジスタ６５．６６かう各々ＩＱ−信号が出力さ
れると、オアゲート９４から１０１信号が出力され、し
たがって、インバータ９６から１１１信号が出力される
。この結果、オアゲート回路７６からデータ’　１１−
−−−−１１　”（＝　ｒ　Ｉ　Ｊ）が出力され、端子
Ｔ１を介して乗算回路８０の他方の入力端へ供給される
。この時、前述したように乗算回路８０の一方の入力端
へはマラカス音の最初の楽音波形データが供給されてい
る。したがって、乗算回路８０の他方の入力端へデータ
「１」が供給されると、乗算回路８０から、（マラカス
音の最初の楽音波形データ）×「１」なるデータが出力
され、累算器８１へ供給される、以後、チャンネル信号
ＣＨが「０」になる毎にシフトレジスタ６５．６６から
各ｈ１０１信号が出力され、したがって、チャンネル信
号ＣＨが「０」にがる毎に、乗算回路８０から、（マラカス音の楽音波形データ）Ｘ［ＩＪなるデータが
出力され、累算器８１へ供給される。

そして、時刻ｔｋｏ−ｔｋ１の間において、比較回路５
７から一致信号ＥＱ２　（’１”信号）が出力され、オ
アゲー）９２（ｌ！７図）の一方の入力端へ供給される
と、オアゲート９２から１１１信号が出力され、シフト
レジスタ６６の入力端へ供給される、この１１１信号は
、時刻ｔｋｌにおけるクロックパルスψ１によってシフ
トレジスタ６６に読込まれ、時刻ｔＱ（＋１１゜−ｊ　
（１（＋ｔｌ　１の間（ＣＨ＝［ＯＪ）においてシフト
レジスタ６６から出力される。以後、チャンネル信号Ｃ
Ｈが「０」になる毎にシフトレジスタ６６からＩＩＩ信
号が出力される１時刻ｔ（ｋ＋ｘ）　ｏ〜ｔ　（ｋや、
）、においてシフトレジスタ６６から１１１信号が出力
され、この１１１信号がオアゲート９４を介してイン／
＜−タ９６の入力端へ供給されると、インバータ９６の
出力端から１（）Ｗ信号が出力される。また、シフトレ
ジスタ６６から１１１信号が出力され、この″１１信号
がゲート回路７１のエネーブル端子ＥＮおよびエンベロ
ープメモリ７５のエネーブル端子ＥＮべ各々供給される
と、ゲート回路７１が開状態、エンベロープメモリ７５
がエネーブル状態表する。ところで、この時点において
シフトレジスタ７０からはデータ「０」が出力されてお
り、このデータｒＯＪがエンベロープメモリ７５のアド
レス端子ＡＴ１へ供給されている。なお、シフトレジス
タ７０内のデータが変化するのは、以下に述べるように
、この時点以降である。また、エンベロープメモリ７５
のアドレス端子ＡＴ２　へはチャンネル信号ＣＨ［ＯＪ
が供給されている。したがって戸開ｔ（ｌｃ＋１）　ｏ
−ｔＱ（＋ｔ）　１　の間Ｋ＞いてエンベロープメモリ
７５がエネーブル状態になると、エンベロープメモリ７
５から記憶エリア７５ａ内のマラカス音の最初のエンベ
ロープデータＥＤが読出されオアゲート回路７６および
端子Ｔ１を介して乗算回路８０の他方の入力端へ供給こ
れる。

一方、シフトレジスタ７０から出力されたデータ「０」
は加算回路６９の他方の入力端へ供給される。ところで
、この時点（時刻ｔ（ｋ＋ｘ）。〜ｔ（ｋ＋１）　ｔ　
’にシいて、最終アドレス検出回路７２の出力はｌ　ｇ
　ｌ信号にあり、したがってインバータ７３からＩｌｌ
信号が発振器６８のエネーブル端子ＥＮへ出力されて〉
す、発振器６８に訃いて発生したパルス信号ゾル加算回
路６９の一方の入力端へ供給されている。ここで、時刻
ｔ（ｋ＋１）　。

〜ｔ（ｋ＋１）　１における発振器６８の出力パルスが
１０１信号にあるとすると、加算回路６９の出力はデー
タ「０」となり、このデータ「０」がゲート回路７１を
介してシフトレジスタ７０の入力端へ供給される。そし
て、このデータ「０」がｎｋ刻ｔ（ｋ４．１）１におけ
るクロックパルスψ１によってシフトレジスタ７０に読
込まれ、時刻ｔｒｋ＋２）。

〜ｔ（ｋ＋２）　ｓの間（ＣＨ＝ｒＯＪ）　　において
シフトレジスタ７０から出力される。この時刻ｔ（ｋ＋
ｚｌ。

〜ｔ（ｋ＋２）＞の間においてシフト１７ジスタ６６の
出力は１１１信号にあり、したがって前述した場合と同
様にエンベロープメモリ７５からマラカス音の最初のエ
ンベロープデータＥＤが読出され、乗算回路８０へ供給
さ扛る。以後、発振２５６８の出力パルスが１１＠信号
に立上るまでチャンネル（ｉ１号ＣＨ［ＯＪにおいて上
記動作が繰返えされる。

そして、発振器６Ｂの出力パルスが１１＠信号に立上が
ると、加算回路６９においてシフトレジスタ７０の出力
「０」に「１」が加算され、この加算結果「１」がゲー
ト回路７１を介してシフトレジスタ７００Å力端へ供給
され、シフトレジスタ７０に読込まれる。以後、チャン
ネル信号ＣＨが「０」になる毎にシフトレジスタ７０か
らデータｒｌＪが出力され、したがって、エンベロープ
メモリ７５からマラカス音のｗＩ２番目のエンベロープ
データＥＤが読出され、乗算回路８０へ供給される。そ
して、発振器６Ｂの出力が再度１１１信号に立上ると、
加算回路６９からデータ「２」が出力され、このデータ
ｒ２Ｊがシフトレジスタ７０に読込まれる。これにより
、以後、チャンネル信号Ｃ）Ｉ「ＯＪにおいてマラカス
音の第３番目のエンベロープデータＥＤが読出され乗算
回路８０へ供給され、以下、上記動作が繰返えされる。

このように、第７図に示すエンベロープジェネレータ５
Ｂは、チャンネル信号ＣＨｒＯ」において、エンベロー
プメモリ７５内のマラーカス音のエンベロープデータＢ
Ｄ　ヲｓ　Ｊ［次、クロックパルスψ□より遅い周期で
読出し、乗算回路８０へ出力する。このように構成して
いる理由は、エンベロープの変化を楽音波形データの変
化はど微細にする必要がないからである。

そして、シフトレジスタ７０の出力（ＣＩ　＝「０」に
おける出力）が順次増加し、シフトレジスタ７０からデ
ータ″１１−−−−−１１＠　（最終アドレス）が出力
されると、最終アドレス検出回路７２がこれを検出し−
１１＠信号をインバータ７３０入力端へ供給する。これ
によシ、発振器６８のエネーブル端子ＥＮへ１０１信号
が供給され、発振器６８から１０１信号が加算回路６９
の一方の入力端へ出力され、シフトレジスタ７０の入力
端へデータ”　１１−−−−−１１　”が供給されるう
以後、チャンネル信号ＣＨ「０」になる毎に、シフトレ
ジスタ７０からデータ”１１−−−−１１”が出力され
、したがって、エンベロープメモリ７５の記憶エリア７
５ａの最終アドレス内のデータ「０」が乗算回路８０へ
供給される。そして、この状態が、チャンネル信号ＣＨ
「ＯＪ・にシいてリズムパターン発生回路６０から次、
の＠１１信号が出力されるまで、すなわち、マラカス音
の次のリズムパルス（−Ｉ″信号がリズムパターン発生
回路６０から出力されるまで続く。

このよう釦、チャンネル信号ＣＨ［ＯＪにおいてリズム
パターン発生回路６０から奮］−信号が出力され、この
１１１信号がエンベロープジェネレータ５８の端子Ｔ３
へ供給されると、以後、エンベロープジェネレータ５Ｂ
からデータ”　１１−−−−　ｊ　Ｉ　＠が出力され、
乗算回路８０の他方の入力端へ供給さｎる。この状態は
比較回路５７から一致信号ＥＱ２　（’１”信号）が出
力されるまで続く。この間、波形メモリ４０からは、マ
ラカス音の楽音波形の立上り部Ａ（第２図参照１の楽音
波形データが読出され、乗算回路８０へ順次出力される
。そして、比較回路５７から一致信号ＥＱ２が出力され
ると、以後、エンベロープメモリ７５内のマラカス音の
エンベロープデータＥＤがクロックパルスφ□よシ遅い
周期で読出され、順次乗算回路８０へ供給される。この
間、波形メモリ４０からはマラカス音の楽音波形の部分
Ｂ　（第２図参照）の各楽音波形データが繰返し読出さ
れ、乗算回路８０へ出力される。ここで、繰返し読出こ
れる部分Ｂの先頭のアドレスＣリピートアドレス）が、
ランダムデータＲＤによって繰返しのたびに変更（アド
レス修飾）謬れる。そして、エンベロープメモリ７５の
記憶エリア７５ａの最終アドレス内のデータ「０」が読
出されると、以後、このデータ「０」が連続して乗算回
路８０へ供給される。なお、データ「０」が乗算回路８
０へ供給されている状態において、マラカス音の楽ｆ％
生が行われないことは勿論である。

以上がチャンネル信号ＣＨ［ＯＪにおける第４図に示す
回路の動作である。このような動作はチャンネル信号Ｃ
ＨがｒｌＪ　、ｒ２Ｊ　−−−一−ｒ７Ｊにおいても各
々行われ、この結果、チャンネル信号ＣＨｉｌＪにおい
てはコンガ（高）音の楽音波形データが、チャンネル信
号ＣＨ「２Ｊにおいてはコンガ（低）音の楽音波形デー
タが、−−−−−−、チャンネル信号Ｃｌ−Ｉｒ７Ｊに
おいてはシンバル（２）音の楽音波形データが各々乗算
回路８０から出力される。そして、出力された各楽音波
形データは累算器８１によって累算され、Ｄ／Ａ変換器
８２によってアナログ信号に変換され、増幅器８３を介
してスピーカ８４へ出力される。

以上説明し比ように、この発明によｎば楽音波形の立上
り部については全ての楽音波形を波形メモリに記憶させ
、立上り部以降については一部の楽音波形だけを波形メ
モリに記憶させる方式の楽音形成装置にかいて、リピー
トアドレスを時間的に変化するようにしたので、波形メ
モリの容量を少くできる利点に加えて、さらに、発生楽
音を自然楽器の楽音により近づけることができる利点が
得られる。この結果、この発明による楽音形成装置は特
に打楽器音の形成に用いて好適である。

【図面の簡単な説明】

第１図はこの発明の第１の実施例の構成を示すブロック
図、第２図（ａ）　、　（ｂ）は楽音波形の一例を示す
波形図、第３図は第１図に示す実施例を鍵盤音の楽音発
生に適用する場合における追加回路の構成を示すブロッ
ク図、第４図はこの発明の第２の実施例の構成を示すブ
ロック図、第５図〜第７図は各々第２の実施例における
波形メモリ４０、アＦ’Ｌ／スデータ発生回路５０、エ
ンベロープジェネレータ５８の詳細を示すブロック図、
第８図は第７図におけるエンベロープメモリ７５の詳細
を示を図、第９図（（イ）、（ロ）は各々第４図におけ
るクロックパルスψ、およびチャンネル信号ＣＨを示す
タイミングチャートである。１．４０・・・・・・波形メモリ、４．５８・・・・・
・エンベロープジェネレータ、９，４４・・・・・・ラ
ンダムデータ発生回路、１０・・・・・・加算回路、１
１・・・・・・リピートアドレス出力回路、１４・・印
・アドレスカウンタ、４５・・・・・・加算回路、５０
・・・・・・アドレスデータ発生回路。

Claims

【特許請求の範囲】

（１）楽音波形の立上り部の全波形および前記楽音　３
・波形の立上り部以降の波形の一部が予め記憶されてい
る波形メモリを具備し、前記波形メモリから前記楽音波
形の立上り部の全波形を読出して楽音を形成し、次いで
前記波形メモリから前記楽音波形の立上り部以降の波形
の一部を繰返し読出して楽音を形成する楽音形成装置に
おいて、時間的に変化するデータを発生するデータ発生
手段、）ｔ７を設け、このデータ発生手段の出力に基づ
いて前記楽音波形の王立り部以降の波形の一部を前記波
形メモリから読出す際の最初のアドレスを決定すること
を特徴とする楽音形成装置。
（２）前記波形メモリから読出された楽音波形に所定の
振幅エンベロープを付与する手段を具備してなる特許請
求の範囲第１項記載の楽音形成装置。
（３）前記データ発生手段はランダムデータを発生する
ランダムデータ発生手段である特許請求の範囲第１項ま
たは第２項記載の楽音形成装ｅ、、。