JPH0332798B2

JPH0332798B2 -

Info

Publication number: JPH0332798B2
Application number: JP57179649A
Authority: JP
Inventors: Atsumi Kato
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1982-10-13
Filing date: 1982-10-13
Publication date: 1991-05-14
Also published as: JPS5968790A

Description

【発明の詳細な説明】この発明は、予め波形メモリに記憶されている
楽音波形を読出してリズム音を形成する自動リズ
ム演奏装置に関する。

この種の自動リズム演奏装置として、リズム音
の発音開発時から発音終了時に至るまでの全波形
を予め波形メモリに記憶させておき、この記憶さ
せた波形を読出してリズム音信号を形成するもの
が知られている。この自動リズム演奏装置は、自
然楽器のリズム音に近いリズム音を発生すること
ができるが、波形メモリの容量が膨大になるとい
う欠点があつた。そこで、この欠点を除去するも
のとして、複雑に変化するリズム音の立上り部
（アタツク部）についてはそのまま全てのリズム
音波形を波形メモリに記憶させ、一方、比較的変
化が少ない立上り部以降については、一部（例え
ば１〜複数周期）の楽音波形だけを波形メモリに
記憶させておき、立上り部のリズム音波形を読出
した後は、上述した一部のリズム音波形を繰返し
読出してリズム音信号を形成するように構成され
た自動リズム演奏装置が開発された。しかしなが
ら、この装置にあつては、立上り部以降において
同じリズム音波形が周期的に繰返されるため、発
生楽音が自然楽器の音と異なつたものとなること
もあり、特にシンバル音の様なノイズ的な打楽器
音を発生する場合には、発生楽音の周期性のため
シンバル音特有のノイズ感を表現することが不可
能であつた。

この発明は上記の事情に鑑みてなされたもの
で、自然楽器のリズム音により近いリズム音信号
を発生することができ、しかも、波形メモリの容
量が大幅に増えることがない自動リズム演奏装置
を提供することを目的としている。

この目的を達成するために、この発明は、複数
のリズム音の各々に対応して、リズム音波形の立
上り部の全波形および該リズム音波形の立上り部
以降の一部波形が各アドレスに順次記憶されてい
る波形メモリと、リズムパターンを発生するリズ
ムパターン発生手段と、前記リズムパターン発生
手段から出力されるリズムパターンに対応して前
記波形メモリから各リズム音に関する前記立上り
部の全波形の順次続出し、次いで前記波形メモリ
から前記立上り部以降の一部波形を順次かつ繰返
し読出す読出手段とを有し、前記波形メモリから
読出される波形に基づきリズム音を形成するよう
にした自動リズム演奏装置において、前記読出手
段における前記一部波形の繰返し読出しの周期に
対して値がランダム的に時間変化するデーダを出
力するデータ発生手段と、前記読出手段が前記波
形メモリから前記一部波形を繰返し読出す際のス
タートアドレスを、前記データ発生手段の出力デ
ータにより変更制御する制御手段と、各リズム音
毎に前記制御手段におけるスタートアドレスの変
更制御を行うか否かを前記制御手段に指示する指
示手段とを設けてなるものである。

以下、図面を参照してこの発明の実施例につい
て説明する。

第１図はこの発明が適用される自動リズム演奏
装置の原理的構成を示すブロツク図であり、ま
ず、この装置について説明する。この図に示す自
動リズム演奏装置はボンゴ（高）のリズム音とボ
ンゴ（低）のリズム音とを各々１つの楽音波形に
基づいて発生するものである。

第１図において、符号１はROM（リードオン
リメモリ）によつて構成される波形メモリであ
り、この波形メモリ１には予めボンゴ音の楽音波
形の立上り部の全波形および立上り部以降の一部
（この実施例においては立上り部に続く１周期）
の波形が記憶されている。すなわち、ボンゴ音の
楽音波形を例えば第２図に示すものとすると、波
形メモリ１には、この楽音波形の立上り部Ａおよ
びこの立上り部Ａに続く部分Ｂ（１周期）の波形
の各瞬時値が各々デイジタルデータに変換され、
波形メモリ１の０番地から順次記憶されている。
ここで、部分Ｂの最初の瞬時値（第２図における
点P₂参照）が記憶されている波形メモリ１のア
ドレスをリピートアドレスRPADと称し、また、
部分Ｂの最後の瞬時値（点P₃参照）が記憶され
ている波形メモリ１のアドレスをエンドアドレス
ENADと称する。なお、立上り部Ａの最初の瞬
時値（点P₁参照）が波形メモリ１の０番地に記
憶されていることは前述した通りである。

そして、上述した波形メモリ１内の各楽音デー
タはアドレスデータ発生回路２から出力されるア
ドレスデータADDに基づいて順次読出され、乗
算回路３へ出力される。この場合、まず立上り部
Ａの各データが順次読出され、次いで部分Ｂの各
データが繰返し読出される。乗算回路３は波形メ
モリ１から出力される各楽音データにエンベロー
プジエネレータ４から出力されるエンベロープデ
ータEDを乗算し、この乗算結果をＤ／Ａ（デイジ
タル／アナログ）変換器５へ出力する。ここで、
エンベロープジエネレータ４は波形メモリ１から
立上り部Ａの各データが出力されている時は、エ
ンベロープデータEDとして「１」を出力し、ま
た、波形メモリ１から部分Ｂの各データが繰返し
出力されている時は、「0.9」、「0.85」…と順次減
少するエンベロープデータEDを出力する。すな
わち、このエンベロープジエネレータ４および乗
算回路３によつて、立上り部Ａ以降の楽音信号に
エンベロープが付与される。Ｄ／Ａ変換器５は乗
算回路３から出力される各データをアナログ信号
に変換し、サウンドシステム６へ出力する。これ
により、サウンドシステム６から楽音が発生す
る。

次に、第１図の各部について詳述する。まず、
リズムパターン発生回路８はボンゴ（高）音、ボ
ンゴ（低）音に各々対応するリズムパルスを発生
する回路である。すなわち、例えばボンゴ（高）
音、ボンゴ（低）音の各々を第３図イおよびハに
示すタイミングで発生させる場合、このリズムパ
ターン発生回路８はボンゴ（高）音に対応して第
３図ロに示すリズムパルスRP₁を、また、ボンゴ
（低）音に対応して第３図ニに示すリズムパルス
RP₂を各々発生する。そして、これらのリズムパ
ルスRP₁，RP₂を合成して第３図ホに示すリズム
パルスRPを作成し、このリズムパルスRPを出力
端子Q₁から出力する。また、このリズムパター
ン発生回路８は、第３図ヘに示すように、リズム
パルスRPを出力する毎に、出力したリズムパル
スRPに対応するリズム音を示すリズムデータD₁
またはD₂を出力端子Q₂から出力する。すなわち、
第３図に示す時刻t₁，t₂において各々ボンゴ
（高）音に対応するリズムパルスRPを出力した時
は、ボンゴ（高）音を示すリズムデータD₁を出
力し、時刻t₃においてボンゴ（低）音に対応する
リズムパルスRPを出力した時は、ボンゴ（低）
音を示すリズムデータD₂を出力する。時刻t₄，t₅
……においても同様である。また、このリズムパ
ターン発生回路８におけるリズムパルスRPの発
生、停止はリズムスイツチ９のオン／オフによつ
て制御される。すなわち、リズムスイツチ９がオ
ンとされると、リズムパルスRPが発生し、オフ
とされるとリズムパルスRPの発生が停止する。

リピートアドレスデータ発生回路１０は、前述
したリピートアドレスRPADを示すデータ
RPADDを常時出力する回路（例えば、デイジタ
ルスイツチあるいはROM）であり、出力された
データRPADDはアドレスデータ発生回路２の端
子T₁および比較回路１１の入力端子Ｂへ供給さ
れる。

アドレスデータ発生回路２は、第４図に示すよ
うにROM１３、ゲート回路１４、加算回路１
５、セレクタ１６、ゲート回路１７、レジスタ１
８およびインバータ１９から構成されている。
ROM１３は、予めボンゴ（高）音、ボンゴ
（低）音の各々に対応する２種類のリズムピツチ
データα₁、α₂が記憶されているROMであり、そ
のアドレス端子ATへ端子T₂を介してリズムデー
タD₁が供給された場合には、リズムピツチデー
タα₁を出力し、また、リズムデータD₂が供給さ
れた場合はリズムピツチデータα₂を出力する。ゲ
ート回路１４はそのコントロール端子Ｃへ“１”
信号が供給された場合に開状態、“０”信号が供
給された場合に閉状態となるゲート回路である。
加算回路１５はその両入力端子へ供給されるデー
タを加算する回路であり、その加算結果はセレク
タ１６の入力端子Ｂへ供給される。セレクタ１６
はそのセレクト端子SAへ“１”信号が供給され
た時、入力端子Ａへ供給されているデータを出力
端子から出力し、セレクト端子SAへ“０”信号
が供給された時、入力端子Ｂへ供給されているデ
ータを出力端子から出力する回路である。ゲート
回路１７はゲート回路１４と同一構成の回路であ
る。レジスタ１８は、そのクロツク端子CKへ供
給されるクロツクパルスφに基づいてゲート回路
１７の出力を読込み、読込んだデータを加算回路
１５の他方の入力端子へ供給すると共に、アドレ
スデータADDとして端子T₅を介して波形メモリ
１（第１図）のアドレス端子AT、エンドアドレ
ス検出回路２１の入力端子および比較回路１１の
入力端子Ａへ各々出力する。なお、クロツクパル
スφの周期は、この実施例においては1μsecであ
る。

エンドアドレス検出回路２１はアドレスデータ
ADDが前述したエンドアドレスENADに一致し
た時信号ES（“１”信号）を出力する回路であり、
出力された信号ESがアドレスデータ発生回路２
の端子T₇を介してセレクタ１６の端子SAへ供給
される。

比較回路１１はその両入力端子Ａ，Ｂへ供給さ
れるアドレスデータADDとデータRPADDとが
一致した時、一致信号EQ（“１”信号）をエンベ
ロープジエネレータ４へ出力する回路である。

以上の構成において、操作者がリズムスイツチ
９をオン状態とすると、リズムパターン発生回路
８においてリズムパルスRPが発生し、出力端子
Q₁から出力される。また、アドレスデータ発生
回路２の端子T₃を介してゲート回路１４のコン
トロール端子Ｃへ“１”信号が供給され、これに
より、ゲート回路１４が開状態となる。

いま、例えば第３図に示す時刻t₁においてリズ
ムパターン発生回路８の出力端子Q₁からリズム
パルスRP（“１”信号）が出力され、またこの時、
同時に出力端子Q₂からリズムデータD₁が出力さ
れたとする。出力端子Q₁からリズムパルスRPが
出力され、エンベロープジエネレータ４のリセツ
ト端子Ｒへ供給されると、エンベロープジエネレ
ータ４が初期状態にリセツトされ、これにより、
その出力端子からエンベロープデータEDとして
データ「１」が出力され、乗算回路３へ供給され
る。以後、このエンベロープジエネレータ４は比
較回路１１から一致信号EQが出力されるまで、
データ「１」を連続して出力する。

また、リズムパルスRP（“１”信号）がアドレ
スデータ発生回路２の端子T₄を介してインバレ
ータ１９の入力端子へ供給されると、インバータ
１９から“０”信号が出力され、ゲート回路１７
のコントロール端子Ｃへ供給される。これによ
り、ゲート回路１７が閉状態となり、レジスタ１
８の入力端へ「０」が供給される。このデータ
「０」はクロツクパルスφによつてレジスタ１８
へ読込まれ、この読込まれたデータ「０」が加算
回路１５の他方の入力端子および波形メモリ１の
アドレス端子ATへ供給される。加算回路１５の
他方の入力端子へデータ「０」が供給されると、
加算回路１５がこのデータ「０」とゲート回路１
４を介して供給されるROM１３の出力とを加算
する。この時、ROM１３のアドレス端子ATへ
はリズムデータD₁が供されており、ROM１３か
らリズムピツチデータα₁が出力されている。した
がつて、加算回路１５の出力はデータ「α₁」とな
り、このデータがセレクタ１６の入力端子Ｂへ出
力される。この時、セレクタ１６のセレクト端子
SAへは“０”信号が供給されている。したがつ
て、セレクタ１６からデータ「α₁」が出力され、
ゲート回路１７の入力端へ供給される。そして、
リズムパルスRPが“０”信号に戻り、インバー
タ１９の出力が“１”信号になると、ゲート回路
１７が開状態となり、データ「α₁」がレジスタ１
８の入力端へ供給される。このデータ「α₁」は次
のクロツクパルスφによつてレジスタ１８に読込
まれ、加算回路１５の他方の入力端子へ供給され
ると共に、アドレスデータADDとして出力され
る。加算回路１５の他方の入力端子へデータ
「α₁」が供給されると、加算回路１５からデータ
「2α₁」が出力されセレクタ１６、ゲート回路１７
を介してレジスタ１８の入力端へ供給される。そ
して、このデータ「2α₁」は次のクロツクパルス
φによつてレジスタ１８に読込まれ、その出力端
子から出力される。以下、上記動作が繰返され
る。

このようにリズムパターン発生回路８からリズ
ムパルスRPが出力され、このリズムパルスRPが
アドレスデータ発生回路２の端子T₄へ供給され
ると、アドレスデータ発生回路２からアドレスデ
ータADDとしてまずデータ「０」が出力され、
以後クロツクパルスφがレジスタ１８のクロツク
端子へ供給される毎にデータ「α₁」、「2α₁」、
「3α₁」……が順次出力される。これにより、波形
メモリ１の０番地、α₁番地、2α₁番地……内のデ
ータ（第２図に示す立上り部Ａの各楽音データ）
が順次読出され、乗算回路３へ供給される。乗算
回路３は、波形メモリ１の出力データとエンベロ
ープデータED（この場合、「１」）とを乗算し、こ
の乗算結果をＤ／Ａ変換器５へ出力する。

そして、アドレスデータ発生回路２からアドレ
スデータADDとしてリピートアドレスRPADと
同一のデータ（すなわち、データ「RPADD」）
が出力されると、比較回路１１の両入力端子Ａ、
Ｂの各データが一致し、比較回路１１から一致信
号EQがエンベロープジエネレータ４へ出力され
る。エンベロープジエネレータ４は、この一致信
号Ｑを受け、以後「0.9」、「0.85」……と順次減
少するエンベロープデータEDを乗算回路３へ出
力する。他方、アドレスデータ発生回路２は、デ
ータ「RPADD」を出力した後も引続き前述した
過程により順次上昇するアドレスデータADD
「RPADD＋α₁」、「RPADD＋2α₁」……を出力す
る。これにより、波形メモリ１内の部分Ｂの楽音
データが順次読出され、乗算回路３へ供給され
る。

そして、アドレスデータ発生回路２からエンド
アドレスENADと同一のデータが出力されると、
エンドアドレス回路２１から信号ES（“１”信号）
が出力され、端子T₇を介してセレクタ１６のセ
レクト端子SAへ供給される。これにより、セレ
クタ１６の入力端子Ａへ供給されているデータ
RPADDがセレクタ１６から出力され、ゲート回
路１７を介してレジスタ１８の入力端へ供給され
る。このデータRPADDは次のクロツクパルスφ
によつてレジスタ１８に読込まれ、加算回路１５
へ出力されると共にアドレスデータADDとして
波形メモリ１へ供給される。以後、アドレスデー
タ発生回路２から再びデータ「RPADD＋α₁」、
「RPADD＋2α₁」……が順次出力され、これによ
り、波形メモリ１から再び部分Ｂの各楽音データ
が順次読出される。そして、アドレスデータ発生
回路２から再度エンドアドレスENADと同一の
データが出力されると、再びデータRPADDがレ
ジスタ１８に読込まれ、以下、上記動作が繰返さ
れる。

このようにして楽音形成が進行し、そして、エ
ンベロープジエネレータ４からデータ「０」が出
力されると、乗算回路３の出力が「０」となり、
サウンドシステム６における楽音発生が停止す
る。以後、エンベロープジエネレータ４は、その
リセツト端子Ｒへ再びリズムパルスRPが供給さ
れるまでデータ「０」を連続的に出力する。

以上が、第３図に示す時刻t₁においてリズムパ
ターン発生回路８からリズムパルスRPが出力さ
れ、これによりボンゴ（高）音の楽音が形成され
る過程である。次に、例えば第３図に示す時刻t₃
においてリズムパルスRPが出力され、また、同
時にリズムデータD₂が出力されると、上述した
過程と全く同様の過程によつてボンゴ（低）音の
楽音形成が行われる。ただしこの場合、ROM１
３からリズムピツチデータα₂が出力され、したが
つて、アドレスデータ発生回路２からアドレスデ
ータADDとして「０」、「α₂」、「2α₂」……なるデ
ータが順次出力され、これらのデータに基づいて
波形メモリ１内の各楽音データが読出される。

このように、第１図に示す回路においては、波
形メモリ１内の各楽音データを、ボンゴ（高）
音、ボンゴ（低）音に各々対応して設定されたリ
ズムピツチデータα₁、α₂に基づいて読出すように
なつている。言い換えれば、リズムピツチデータ
α₁、α₂に応じたアドレス間隔で読出すようになつ
ている。したがつて、例えばデータα₂を「１」、
データα₁を「２」に設定すれば、ボンゴ（高）音
を発生する場合に、波形メモリ１内の楽音データ
がボンゴ（低）音を発生する場合に比較し、２倍
の速さで読出され、この結果、ボンゴ（高）音の
音高がその分高くなる。すなわち、第１図に示す
回路においては、波形メモリ１内の楽音データの
読出し速度をリズムピツチデータに基づいて変え
ることにより、１つの楽音波形から複数種の楽音
を形成するようにし、これにより、波形メモリ１
の容量を節減している。

なお、上述した回路において、楽音波形の立上
り部Ａについては全楽音波形を波形メモリ１に記
憶させ、一方、立上り部以降については部分Ｂの
みを波形１に記憶させている理由は次の通りであ
る。すなわち、楽音波形の立上り部は複雑に変化
し、したがつて全波形を波形メモリ１に記憶させ
ることが必要であるが、立上り部以降は比較的周
期的に変化し、したがつて、部分Ｂを繰返し読出
して楽音信号を形成することが可能となる。そし
て、これにより波形メモリ１の容量を減らすこと
ができる。

次に、この発明の実施例について説明する。第
５図はこの発明の実施例の構成を示すブロツク図
である。この図に示す実施例は予め波形メモリ４
０に記憶されている８種類の楽音波形に基づいて
合計11種類のリズム音を発生することができる自
動リズム演奏装置であり、回路各部が時分割駆動
されることによりリズム音の波形が行われる。以
下、まず第５図の各部の構成から説明する。

第５図において、チヤンネルカウンタ４１はク
ロツクパルスφ₁をカウントする８進のアツプカ
ウンタであり、そのカウント出力「０」〜「７」
はチヤンネル信号CHとして回路各部へ出力され
る。ここで、この実施例においてはチヤンネル信
号CH「０」〜「７」の各々が次の各リズム音に
対応している。

０：マラカス４：ボンゴ
（高）、（低）１：コンガ（クラツシユ）５：バスドラ
ム２：コンガ（高）、（低）６：シンバル
（１）３：トムトム（高）、（低）７：シンバル
（２）そして、第５図に示す回路各部はチヤンネル信
号CHが「０」〜「７」の場合に各々、上記各リ
ズム音の形成を行う。

波形メモリ４０は、第６図に示すように８個の
記憶エリア４０ａ〜４０ｈを有して構成される
ROMであり、各記憶エリア内に各々８種類（マ
ラカス、コンガ（クラツシユ）、コンガ、トムト
ム、ボンゴ、シンバル１、シンバル２の楽音波形
が予め記憶されている。この場合、楽音波形の立
上り部Ａ（第２図参照）については、各瞬時値が
そのまま記憶されているが、部分Ｂについては各
瞬時値がＫ倍にされて記憶されている。このよう
にしている理由は、リズム音においては立上り部
に比較し立上り部以降の部分の振幅が小さく、し
たがつて予めＫ倍にして記憶させた方が部分Ｂの
再生の際の忠実度をよくすることができるからで
ある。そして、各楽音波形は各記憶エリア４０ａ
〜４０ｈの先頭アドレス（以下、スタートアドレ
スSTADと称す）から順次記憶されている。

エンドアドレスメモリ４２は波形メモリ４０に
記憶されている８種類の楽音波形の各相対エンド
アドレスENADaが各々記憶されているROMで
ある。ここで、相対エンドアドレスENADaと
は、各楽音波形の実際のエンドアドレスENAD
からスタートアドレスSTADを減算した値であ
る。そして、このメモリ４２はチヤンネル信号
CHによつて指定される楽音波形の相対エンドア
ドレスENADaを比較回路４３の入力端子Ａへ出
力する。

ランダムデータ発生回路４４はクロツクパルス
φ₁が供給される毎に＋、−にランダムに変化する
データを発生する回路であり、そのエネーブル端
子ENに“１”信号が供給された場合は、ランダ
ムデータRDを加算回路４５の一方の入力端子へ
出力し、“０”信号が供給された場合は、データ
「０」を加算回路４５へ出力する。

リピートアドレスメモリ４６は波形メモリ４０
内の８種類の楽音波形の各相対リピートアドレス
RPADaが各々記憶されているROMである。こ
こで、相対リピートアドレスRPADaとは、各楽
音波形の実際のリピートアドレスRPADからス
タートアドレスSTADを減算した値である。そ
して、このメモリ４６はチヤンネル信号CHによ
つて指定される楽音波形の相対リピートアドレス
RPADaを加算回路４５の他方の入力端子および
比較回路５７の入力端子Ｂへ出力する。また、こ
のリピートアドレスメモリ４６には、ランダムデ
ータ発生回路４４を制御するコントロール信号
RCが各リズム音に対応して“１”または“０”
で記憶されている。そして、このコントロール信
号RCはチヤンネル信号CHに基づいて読出され、
ランダムデータ発生回路４４のエネーブル端子
ENへ供給される。なお、このコントロール信号
RCは、リズム音によつてランダムデータRDを発
生させた方が好ましい場合と、発生させない方が
好ましい場合とがあることを考慮して付加された
もので、例えばシンバル音の場合はこのコントロ
ール信号RCが“１”信号となる（ランダムデー
タRDがランダムデータ発生回路４４から出力さ
れる）。

スタートアドレスメモリ４７は波形メモリ４０
内の各楽音波形のスタートアドレスSTADを
各々記憶しているROMであり、チヤンネル信号
CHによつて指定される楽音波形のスタートアド
レスSTADを加算回路４８の他方の入力端子へ
出力する。

加算回路４５はランダムデータ発生回路４４の
出力と対応リピートアドレスRPADaとを加算
し、この加算結果をリピートデータRPDとしア
ドレスデータ発生回路５０の端子T₁へ出力する。

アドレスデータ発生回路５０は第１図に示すア
ドレスデータ発生回路２に対応するもので、第７
図に示すようにリズムピツチデータ発生回路５０
ａと、加算回路５１と、セレクタ５２と、ゲート
回路５３と、シフトレジスタ５４と、インバータ
５５とから構成されている。この場合、リズムピ
ツチデータ発生回路５０ａは内部に６個の記憶エ
リアからなるメモリを有して構成される回路であ
り、メモリの各記憶リアには各々、コンガ（高）
音、コンガ（低）音、トムトム（高）音、トムト
ム（低）音、ボンゴ（高）音、ボンゴ（低）音に
対応してリズムピツチデータα₁〜α₆が記憶されて
いる。そして、その端子C₁へチヤンネル信号CH
「０」、「１」、「５」〜「７」が各々供給された場
合は、データ「１」を出力し、また、チヤンネル
信号CH「２」〜「４」が供給された場合は、端
子C₂へ供給されるリズムデータD₁〜D₆に対応し
てリズムピツチデータα₁〜α₆のいずれかを出力す
る。また、加算回路５１はシフトレジスタ５４の
出力にリズムピツチデータ発生回路５０ａの出力
を加算する回路、セレクタ５２はその入力端子Ａ
へ供給されるデータと入力端子Ｂへ供給されるデ
ータのいずれか一方をそのセレクト端子SAへ供
給される信号に基づいて択一的に出力する回路、
ゲート回路５３はそのネーブル端子ENへ“１”
信号が供給された場合に開状態、“０”信号が供
給された場合に閉状態となるゲート回路、また、
シフトレジスタ５４はクロツクパルスφ₁によつ
て各ステージ内のデータがシフトされる８ステー
ジのシフトレジスタである。そして、シフトレジ
スタ５４の出力が端子T₂を介して出力され、ア
ドレスデータADDaとして比較回路４３の入力端
子Ｂ、加算回路４８の一方の入力端子および比較
回路５７の入力端子Ａへ各々供給される。

比較回路４３は相対エンドアドレスENADa
と、アドレスデータADDaとを比較し、両者が一
致した時一致信号EQ₁をアドレスデータ発生回路
５０の端子T₃へ出力する。加算回路４８はアド
レスデータADDaとスタートアドレスSTADとを
加算し、この加算結果をアドレスデータADDと
して波形メモリ４０のアドレス端子ATへ出力す
る。比較回路５７はアドレスデータADDaと相対
リピートアドレスRPADaとを比較し、両者が一
致した時一致信号EQ₂をエンベロープジエネレー
タ５８へ出力する。

リズムパターン発生回路６０は各楽音波形に対
応して８種類のリズムパルスを発生する回路であ
り、各リズムパルスのパターン（リズムパター
ン）はリズムセレクタ６１によつて設定されるリ
ズムの種類（例えば、ワルツ、ルンバ、マンボ
等）によつて決定される。この場合、コンガ音、
トムトム音、ボンゴ音に各々対応するリズムパル
スは、前述した第３図ホに示すものと同様に２個
のリズムパルスを合成したものである。そして、
発生したリズムパルスはチヤンネル信号CHに応
じて時分割で出力される。すなわち、チヤンネル
信号CHが「０」の場合はマラカス音のリズムパ
ルスが、「１」の場合はコンガ（クラツシユ）音
のリズムパルスが、……、「７」の場合はシンバ
ル２音のリズムパルスが各々出力端子Q₁から出
力される。また、このリズムパターン発生回路６
０は、第１図に示すリズムパターン発生回路８と
同様に、コンガ（高）音のリズムパルスを出力す
る時はリズムデータD₁をコンガ（低）音のリズ
ムパルスを出力する時はリズムデータD₂を、…
…、ボンゴ（低）音のリズムパルスを出力する時
はリズムデータD₆を各々出力端子Q₂から出力す
る。また、このリズムパターン発生回路６０にお
ける各リズムパルスの発生／停止はリズムスイツ
チ６２のオン／オフによつて制御される。

エンベロープジエネレータ５８は第１図に示す
エンベロープジエネレータ４に対応するもので、
その詳細を第８図に示す。この図において、符号
６５，６６は各々、各ステージ内のデータがクロ
ツクパルスφ₁によつてシフトされる８ステー
ジ／１ビツト（各ステージ＝１ビツト）のシフト
レジスタである。発振器６８はパルス幅8φ₁、周
期8φ₁×ｎのパルス信号（“１”信号）を発生す
る回路であり、そのエネーブル端子ENへ“１”
信号が供給されている場合は、発生したパルス信
号を加算回路６９の一方の入力端子のLS_B（最小
位ビツト）端子へ出力し、エネーブル端子ENへ
“０”信号が供給されている場合は、“０”信号を
出力する。加算回路６９はシフトレジスタ７０の
出力と、発振器６８の出力とを加算するもので、
その出力はゲート回路７１を介してシフトレジス
タ７０へ供給される。なお、この加算回路６９の
一方の入力端子のLSB端子以外の端子は接地さ
れている。すなわち、この加算回路６９は、発振
器６８の出力が“１”信号の場合には、シフトレ
ジスタ７０の出力にデータ「１」を加算し、“０”
信号の場合にはデータ「０」を加算する回路であ
る。シフトレジスタ７０は各ステージ内のデータ
がクロツクパルスφ₁によつてシフトされるレジ
スタであり、その出力はアドレスレジスタEAD
としてエンベロープメモリ７５のアドレス端子
AT₁へ供給されると共に、加算回路６９の他方
の入力端子および最終アドレス検出回路７２へ
各々供給される。最終アドレス検出回路７２は、
シフトレジスタ７０からデータ“１１……１１”
が出力された時これを検出し、“１”信号をイン
バータ７３の入力端子へ出力する。しかして、上
述した各部６８〜７３によつて、時分割駆動によ
るエンベロープカウンタ７４が構成される。

エンベロープメモリ７５（ROM）は第９図に
示すように８個の記憶エリア７５ａ〜７５ｈを有
して構成され、各記憶エリア７５ａ〜７５ｈ内に
各々８種類のリズム音に対応するエンベロープデ
ータEDが記憶されている。この場合、各記憶エ
リア７５ａ〜７５ｈの各先頭番地には各々エンベ
ロープデータEDの最大値EDmax（第１０図）を
Ｋで割つた値EDmax／Ｋが記憶され、以下、各
エリア７５ａ〜７５ｈに各々、ED₁／Ｋ、ED₂／
Ｋ……なるエンベロープデータEDが記憶され、
また、各記憶エリア７５ａ〜７５ｈの最終アドレ
スにはデータ「EDn／Ｋ＝０」が記憶されてい
る。なお、EDmaxは各リズム音共同一であるが、
ED₁、ED₂……は勿論各リズム音毎に異なる値と
なる。このエンベロープメモリ７５はそのアドレ
ス端子AT₁へ供給されるアドレスデータEADお
よびアドレス端子AT₂へ供給されるチヤンネル
信号CHによつてアドレスされる。すなわち、チ
ヤンネル信号CHによつて記憶エリア７５ａ〜７
５ｈのいずれかが指定され、アドレスデータ
EADによつて各記憶エリア７５ａ〜７５ｈ内の
アドレスが指定される。例えば、チヤンネル信号
CHが「３」で、アドレスデータEADが「０」の
場合は、エリア７５ｄの先頭アドレスが指定され
る。そして、上述したアドレス指定によつて読出
されたエンベロープデータEDはオアゲート回路
７６および端子T₁を介して乗算回路８０（第５
図）の他方の入力端子へ供給される。なお、この
エンベロープメモリ７５のエネーブル端子ENへ
“１”信号が供給されている場合は、各データの
読出しが行われるが、“０”信号が供給されてい
る場合は、データ「０」が出力される。

乗算回路８０は波形メモリ４０の出力とエンベ
ロープジエネレータ５８の出力とを乗算し、この
乗算結果を累算器８１へ出力する。

乗算器８１はチヤンネル信号CHが「０」〜
「７」の間乗算回路８０の出力を順次累算し、そ
して、この累算結果をいつたんラツチした後、
Ｄ／Ａ変換器８２へ出力する。次いで、累算結果
をクリアして再びチヤンネル信号CHが「０」〜
「７」の間乗算回路80の出力を累算し、この累算
結果をラツチしてＤ／Ａ変換器８２へ出力し以
下、上記動作を繰返す。Ｄ／Ａ変換器８２は累算
器８１の出力をアナログ信号に変換し、増幅器８
３を介してスピーカ８４へ供給する。

次に、第５図〜第９図に示す回路の動作を説明
する。

まず、回路に電源が投入されると、クロツクパ
ルスφ₁が回路各部へ供給されると共に、イニシ
ヤルクリア回路（図示略）からクロツクパルスφ
の８周期より大きいパルス幅を有するイニシヤル
クリア信号IC（“１”信号）が出力される。そし
て、このイニシヤルクリア信号ICがオアゲート
８７，８８（第５図）を介してアドレスデータ発
生回路５０の端子T₅へ供給されると共に、オア
ゲート８７を介してエンベロープジエネレータ５
８の端子T₃へ供給され、さらに、エンベロープ
ジエネレータ５８の端子T₄へも供給される。ア
ドレスデータ発生回路５０の端子T₅へイニシヤ
ルクリア信号IC（“１”信号）が供給されると、
インバータ５５（第７図）から“０”信号が出力
され、ゲート回路５３のエネーブル端子ENへ供
給される。これにより、ゲート回路５３が閉状態
となり、したがつて、ゲート回路５３の出力が
「０」となり、シフトレジスタ５４の各ステージ
が全てクリアされる。また、エンベロープジエネ
レータ５８の端子T₃へイニシヤルクリア信号IC
が供給されると、インバータ９０（第８図）から
“０”信号が出力され、アンドゲート９１の一方
の入力端へ供給される。これにより、アンドゲー
ト９１から“０”信号が出力され、オアゲート９
２の他方の入力端へ供給される。この時、オアゲ
ート９２の一方の入力端へは、比較回路５７（第
５図）から“０”信号が供給されており、したが
つてオアゲート９２から“０”信号が出力され、
シフトレジスタ６６の入力端へ供給される。これ
により、シフトレジスタ６６の各ステージがクリ
アされ、その出力端から“０”信号が出力され
る。シフトレジスタ６６から“０”信号が出力さ
れ、この“０”信号がゲート回路７１のエネーブ
ル端子ENへ供給されると、ゲート回路７１が閉
状態となり、同ゲート回路７１からデータ「０」
が出力され、シフトレジスタ７０の入力端へ供給
される。これにより、シフトレジスタ７０がクリ
アされる。また、シフトレジスタ６６から“０”
信号が出力されこの“０”信号がエンベロープメ
モリ７５のエネーブル端子ENへ供給されると、
エンベロープメモリ７５がデイスエーブル状態と
なり、その出力端からデータ「０」が出力され
る。

また、エンベロープジエネレータ５８の端子
T₄へイニシヤルクリア信号ICが供給される、と
オアゲート９３（第８図）から“１”信号が出力
され、シフトレジスタ６５の入力端へ供給され
る。これにより、シフトレジスタ６５の各ステー
ジに“１”が読込まれその出力端から“１”信号
が出力される。シフトレジスタ６５の出力端から
“１”信号が出力され、この“１”信号がオアゲ
ート９４を介してオアゲート回路７６のインバー
タ９６の入力端へ供給されると、インバータ９６
から“０”信号が出力され、オアゲート９７、９
７……の各一方の入力端へ供給される。この時、
オアゲート９７、９７……の各地方の入力端へは
各々、エンベロープメモリ７５から“０”信号が
供給されており、したがつて、オアゲート回路７
６からデータ「０」が出力され、端子T₁を介し
て乗算回路８０の他方の入力端へ供給される。こ
れにより、乗算回路８０の出力が「０」となる。
（スピーカ８４から楽音が発生することはない。）なお、イニシヤルクリア信号ICが“０”信号
に戻ると、インバータ９０（第８図）から“１”
信号が出力され、アンドゲート９５、９１の各入
力端へ供給される。これにより、以後、シフトレ
ジスタ６５の各ステージ内のデータが、シフトレ
ジスタ６５の出力端→アンドゲート９５→オアゲ
ート９３→シフトレジスタ６５の入力端なる経路
で循環保持される。シフトレジスタ６６内のデー
タについても同様である。

他方、リズムスイツチ６２（第５図）がオフ状
態にあるとすると、インバータ９９の入力端へ
“０”信号が供給され、したがつて、インバータ
９９から“１”信号が出力され、オアゲート８８
を介してアドレスデータ発生回路５０の端子T₅
へ供給される。これにより、ゲート回路５３のエ
ネーブル端子ENへ“０”信号が供給され、ゲー
ト回路５３からデータ「０」がシフトレジスタ５
４へ出力される。すなわち、リズムスイツチ６２
がオフ状態にある間はシフトレジスタ５４の各ス
テージがいずれもクリア状態にある。

次に、操作者がリズムスイツチ６２をオン状態
とすると、リズムパターン発生回路６０において
リズムセレクタ６１の出力によつて決定される８
種類のリズムパルスが発生し、チヤンネル信号
CHに基づいて順次時分割で出力される。

いま、第１１図に示す時刻t₀₀においてチヤン
ネルカウンタ４１からチヤンネル信号CH「０」
が出力されたとすると、リズムパターン発生回路
６０からマラカス音のリズムパルスが出力され
る。ここで、このマラカス音のリズムパルスが時
刻t₀₀〜t₀₁の間“０”信号にあつたとすると、マ
ラカス音の形成は行われないが、“１”信号であ
つたとすると、以下に述べる過程により、マラカ
ス音の楽音形成が行われる。

すなわち、時刻t₀₀〜t₀₁においてリズムパタン
発生回路６０から“１”信号が出力されると、こ
の“１”信号がオアゲート８７，８８を介してア
ドレスデータ発生回路５０の端子T₅へ供給され
ると共に、オアゲート８７を介してエンベロープ
ジエネレータ５８の端子T₃へ供給される。アド
レスデータ発生回路５０の端子T₅へ“１”信号
が供給されると、インバータ５５（第７図）から
“０”信号が出力され、したがつてゲート回路５
３からデータ「０」が出力され、このデータ
「０」がシフトレジスタ５４の入力端へ供給され
る。このデータ「０」は時刻t₀₁におけるクロツ
クパルスφ₁によつてシフトレジスタ５４に読込
まれ、この読込まれたデータ「０」が時刻t₁₀〜
t₁₁（チヤンネル信号CH＝０）においてシフトレ
ジスタ５４の出力端から出力される。そしてこの
出力されたデータ「０」が加算回路５１の他方の
入力端へ供給されると共に、アドレスデータ
ADDaとして加算回路４８（第５図）の一方の入
力端へ供給される。この時、チヤンネル信号CH
は「０」状態にあり、したがつて、加算回路４８
の他方の入力端へは、スタートアドレスメモリ４
７から波形メモリ４０の記憶エリア４０ａのスタ
ートアドレスSTAD（すなわち、マラカス音のス
タートアドレス）が供給されている。この結果、
データ「０」が加算回路４８の一方の入力端へ供
給されると、加算回路４８からマラカス音のスタ
ートアドレスSTADが出力され、アドレスデー
タADDとして波形メモリ４０のアドレス端子AT
へ供給される。これにより、波形メモリ４０から
マラカス音の最初の楽音データが出力され、乗算
回路８０の一方の入力端へ供給される。

一方、時刻t₁₀〜t₁₁において加算回路５１（第
７図）の他方の入力端へデータ「０」が供給され
ると、この時、リズムピツチデータ発生回路５０
ａからデータ「１」が出力されていることから、
加算回路５１からデータ「１」が出力され、セレ
クタ５２の入力端子Ｂへ供給される。この時、セ
レクタ５２のセレクト端子SAへは比較回路４３
から“０”信号が供給されており、したがつて、
入力端子Ｂへ供給されたデータ「１」がセレクタ
５２から出力され、ゲート回路５３の入力端へ供
給される。この時点で、端子T₅（第７図）へは
“０”信号が供給されており、ゲート回路５３の
エネーブル端子ENへ“１”信号が供給されてい
る。したがつてゲート回路５３が開状態にあり、
セレクタ５２から出力されたデータ「１」がシフ
トレジスタ５４の入力端へ供給される。そして、
このデータ「１」が時刻t₁₁におけるクロツクパ
ルスφ₁によつてシフトレジスタ５４に読込まれ、
時刻t₂₀〜t₂₁（チヤンネル信号CH＝０）において
シフトレジスタ５４から出力される。この時刻
t₂₀〜t₂₁においてチヤンネル信号CHは「０」であ
り、したがつてスタドアドレスメモリ４７からマ
ラカス音のスタートアドレスSTADが出力され
る。この結果、シフトレジスタ５４からデータ
「１」が出力されると、加算回路４８からアドレ
スデータADDとして、（マラカス音のスタートアドレス）＋１なるデータが波形メモリ４０へ出力され、これに
より、波形メモリ４０からマラカス音の第２番目
の楽音データが読出される。

また、シフトレジスタ５４からデータ「１」が
出力されると、加算回路５１の出力がデータ
「２」となり、このデータ「２」がセレクタ５２
およびゲート回路５３を介してシフトレジスタ５
４の入力端へ供給される。そして、このデータ
「２」が時刻t₂₁におけるクロツクパルスφによつ
てシフトレジスタ５４に読込まれ、時刻t₃₀〜t₃₁
（チヤンネル信号CH＝０）においてシフトレジ
スタ５４から出力される。

以下同様にして、チヤンネル信号CHが「０」
になる毎にマラカス音の楽音データが順次波形メ
モリ４０から読出され、乗算回路８０へ供給され
る。そして、時刻t_K0〜t_K1の間（チヤンネル信号
CH＝０）においてシフトレジスタ５４からマラ
カス音の対リピートアドレスと同一のデータが出
力されたとする。この時、リピートアドレスメモ
リ４６からはマラカス音の相対リピートアドレス
RPADaが出力されており、したがつて、時刻t_K0
〜t_K1において比較回路５７の両入力端子Ａ，Ｂ
の各データが一致し、比較回路５７から一致信号
EQ₂（“１”信号）が出力され、エンベロープジエ
ネレータ５８の端子T₂へ供給される。なお、こ
の一致信号EQ₂の機能については後に説明する。

以下、更に波形メモリ４０のマラカス音の楽音
データの読出しが進行し、そして、時刻t_n0〜t_n1
の間（チヤンネル信号CH＝０）においてシフト
レジスタ５４からマラカス音の相対エンドアドレ
スに等しいデータが出力されたとする。この時、
エンドアドレスメモリ４２からはマラカス音の相
対エンドアドレスENADaが出力されており、し
たがつて、比較回路４３の両入力端子Ａ、Ｂのデ
ータが一致し、比較回路４３から一致信号EQ₁
（“１”信号）がセレクタ５２（第７図）の端子
SAへ出力される。時刻t_n0〜t_n1において、セレク
タ５２の端子SAへ一致信号EQ₁が供給されると、
セレクタ５２の入力端子Ａへ供給されている加算
回路４５の出力（リピートデータRPD）がセレ
クタ５２から出力される。ここで、時刻t_n0〜t_n1
（チヤンネル信号CH＝０）におけるリピートデ
ータRPDは、（マラカス音の対リピートアドレス）＋（ランダ
ムデータRD）であり、このリピートデータRPDがセレクタ５
２から出力され、ゲート回路５３を介してシフト
レジスタ５４の入力端へ供給される。そして、こ
のリピートデータRPDが時刻t_n1におけるクロツ
クパルスφ₁によつてシフトレジスタ５４に読込
まれ、時刻t_(n+1)0〜t_(n+1)1においてシフトレジス
タ５４から出力される。以下、前述した場合と同
様にして、チヤンネル信号CHが「０」になる毎
に波形メモリ４０からマラカス音の楽音データ
（この場合、第２図に示す部分Ｂの楽音データ）
が順次読出される。そして、シフトレジスタ５４
から再びマラカス音の相対エンドアドレスと同一
のデータが出力されると、再びリピートデータ
RPDがシフトレジスタ５４に読込まれ、以下、
上記動作が繰返えされる。

一方、前述した時刻t₀₀〜t₀₁の間においてリズ
ムパターン発生回路６０から“１”信号が出力さ
れ、この“１”信号がオアゲート８７を介してエ
ンベロープジエネレータ５８の端子T₃へ供給さ
れると、インバータ９０（第８図）の出力が
“０”信号となり、この結果、アンドゲート９５、
９１の出力が共に“０”信号となる。この時、イ
ニシヤルクリア信号ICおよび一致信号EQ₂は共に
“０”信号にあり、したがつてオアゲート９３，
９２から“０”信号が出力され、シフトレジスタ
６５、６６の各入力端へ供給される。そして、こ
れらの“０”信号は各々時刻t₀₁におけるクロツ
クパルスφ₁によつてシフトレジスタ６５、６６
内に読込まれ、時刻t₁₀〜t₁₁の間（チヤンネル信
号CH＝０）シフトレジスタ６５，６６から出力
される。シフトレジスタ６５，６６から各々
“０”信号が出力されると、オアゲート９４から
“０”信号が出力され、したがつて、インバータ
９６から“１”信号が出力される。この結果、オ
アゲート回路７６からデータ“11……11”が出力
され、端子T₁を介して乗算回路８０の他方の入
力端へ供給される。この時、前述したように乗算
回路８０の一方の入力端へはマラカス音の最初の
楽音データが供給されている。したがつて、乗算
回路８０の他方の入力端へデータ“11……11”が
供給されると、乗算回路８０から、（マラカス音の最初の楽音データ）×“11……
11” なるデータが出力され、累算器８１へ供給され
る。以後、チヤンネル信号CHが「０」になる毎
にシフトレジスタ６５，６６から各々“０”信号
が出力され、したがつて、チヤンネル信号CHが
「０」になる毎に、乗算回路８０から、（マラカス音の楽音データ）×“11……11” なるデータが出力され、累算器８１へ供給され
る。

そして、時刻t_K0〜t_K1の間において、比較回路
５７から一致信号EQ₂（“１”信号）が出力され、
オアゲート９２（第８図）の一方の入力端へ供給
されると、オアゲート９２から“１”信号が出力
され、シフトレジスタ６６の入力端へ供給され
る。この“１”信号は、時刻t_k1におけるクロツ
クパルスφ₁によつてシフトレジスタ６６に読込
まれ、時刻t_(k+1)0〜t_(k+1)1の間（チヤンネル信号
CH＝０）においてシフトレジスタ６６から出力
される。以後、チヤンネル信号CHが「０」にな
る毎にシフトレジスタ６６から“１”信号が出力
される。時刻t_(k+1)0〜t_(k+1)1において、シフトレジ
スタ６６から“１”信号が出力され、この“１”
信号がオアゲート９４を介してインバータ９６の
入力端へ供給されると、インバータ９６の出力端
から“０”信号が出力される。また、シフトレジ
スタ６６から“１”信号が出力され、この“１”
信号がゲート回路７１のエネーブル端子ENおよ
びエンベロープメモリ７５のエネーブル端子EN
へ各々供給されると、ゲート回路７１が開状態、
ンベロープメモリ７５がエネーブル状態となる。
ところで、この時点においてシフトレジスタ７０
からはデータ「０」が出力されており、このデー
タ「０」がエンベロープメモリ７５のアドレス端
子AT₁へ供給されている。なお、シフトレジス
タ７０内のデータが変化するのは、以下に述べる
ように、この時点以降である。また、エンベロー
プメモリ７５のアドレス端子AT₂へはチヤンネ
ル信号CH「０」が供給されている。したがつて、
時刻t_(k+1)0〜t_(k+1)1の間においてエンベロープメモ
リ７５がエネーブル状態になると、エンベロープ
メモリ７５から記憶エリア７５ａ内のマラカス音
の最初のエンベロープデータEDが読出され、オ
アゲート回路７６および端子T₁を介して乗算回
路８０の他方方の入力端へ供給される。

一方、シフトレジスタ７０から出力されたデー
タ「０」は加算回路６９の他方の入力端へ供給さ
れる。ところで、この時点（時刻t_(k+1)0〜t_(k+1)1）
において、最終アドレス検出回路７２の出力は
“０”信号にあり、したがつてインバータ７３か
ら“１”信号が発振器６８のエネーブル端子EN
へ出力されており、発振器６８において発生した
パルス信号が加算回路６９の一方の入力端へ供給
されている。ここで、時刻t_(k+1)0〜t_(k+1)1における
発振器６８の出力パルスが“０”信号にあるとす
ると、加算回路６９の出力はデータ「０」とな
り、このデータ「０」がゲート回路７１を介して
シフトレジスタ７０の入力端へ供給される。そし
て、このデータ「０」が時刻t_(k+1)1におけるクロ
ツクパルスφ₁によつてシフトレジスタ７０に読
込まれ、時刻t_(k+2)0〜t_(k+2)1の間（チヤンネル信号
CH＝０）においてシフトレジスタ７０から出力
される。この時刻t_(k+2)0〜t_(k+2)1の間においてシフ
トレジスタ６６の出力は“１”信号にあり、した
がつて前述した場合と同様にエンベロープメモリ
７５からマラカス音の最初のエンベロープデータ
EDが読出され、乗算回路８０へ供給される。以
後、発振器６８の出力パルスが“１”信号に立上
るまでチヤンネル信号CH「０」において上記動
作が繰返えされる。

そして、発振器６８の出力パルスが“１”信号
に立上がると、加算回路６９においてシフトレジ
スタ７０の出力「０」に「１」が加算され、この
加算結果「１」がゲート回路７１を介してシフト
レジスタ７０の入力端へ供給され、シフトレジス
タ７０に読込まれる。以後、チヤンネル信号CH
が「０」になる毎にシフトレジスタ７０からデー
タ「１」が出力され、したがつて、エンベロープ
メモリ７５からマラカス音の第２番目のエンベロ
ープデータEDが読出され、乗算回路８０へ供給
される。そして、発振器６８の出力が再度“１”
信号に立上ると、加算回路６９からデータ「２」
が出力され、このデータ「２」がシフトレジスタ
７０に読込まれる。これにより、以後、チヤンネ
ル信号CH「０」においてマラカス音の第３番目
のエンベロープデータEDが読出され、乗算回路
８０へ供給され、以下、上記動作が繰返えされ
る。

このように、第８図に示すエンベロープジエネ
レータ５８は、チヤンネル信号CH＝０におい
て、エンベロープメモリ７５内のマラカス音のエ
ンベロープデータEDを、順次、クロツクパルス
φ₁より遅い周期で読出し、乗算回路８０へ出力
する。このように構成している理由は、エンベロ
ープの変化を楽音データの変化ほど微細にする必
要がないからである。

そして、シフトレジスタ７０の出力（チヤンネ
ル信号CH＝０における出力）が順次増加し、シ
フトレジスタ７０からデータ“11……11”（最終
アドレス）が出力されると、最終アドレス検出回
路７２がこれを検出し、“１”信号をインバータ
７３の入力端へ供給する。これにより、発振器６
８のエネーブル端子ENへ“０”信号が供給さ
れ、発振器６８から“０”信号が加算回路６９の
一方の入力端へ出力され、シフトレジスタ７０の
入力端へデータ“11……11”が供給される。以
後、チヤンネル信号CH＝０になる毎に、シフト
レジスタ７０からデータ“11……11”が出力さ
れ、したがつて、エンベロープメモリ７５の記憶
エリア７５ａの最終アドレス内のデータ「０」が
乗算回路８０へ供給される。そして、この状態
が、チヤンネル信号CH＝０においてリズムパタ
ーン発生回路６０から次の“１”信号が出力され
るまで、すなわち、マラカス音の次のリズムパル
ス（“１”信号）がリズムパターン発生回路６０
から出力されるまで続く。

このように、チヤンネル信号CH「０」におい
てリズムパターン発生回路６０から“１”信号が
出力され、この“１”信号がエンベロープジエネ
レータ５８の端子T₃へ供給されると、以後、エ
ンベロープジエネレータ５８からデータ“11……
11”が出力され、乗算回路８０の他方の入力端へ
供給される。この状態は比較回路５７から一致信
号EQ₂（“１”信号）が出力されるまで続く。この
間、波形メモリ４０からは、マラカス音の楽音波
形の立上り部Ａ（第２図参照）の楽音データが読
出され、乗算回路８０へ順次出力される。そし
て、比較回路５７から一致信号EQ₂が出力される
と、以後、エンベロープメモリ７５内のマラカス
音のエンベロープデータEDがクロツクパルスφ₁
より遅い周期で読出され、順次乗算回路８０へ供
給される。この間、波形メモリ４０からはマラカ
ス音の楽音波形の部分Ｂ（第２図参照）の各楽音
データが繰返し読出され、乗算回路８０へ出力さ
れる。ここで、繰返し読出される部分Ｂの先頭の
アドレス（リピートアドレス）が、ランダムデー
タRDによつて繰返しのたびに変更される。そし
て、エンベロープメモリ７５の記憶エリア７５ａ
の最終アドレス内のデータ「０」が続出される
と、以後このデータ「０」が連続して乗算回路８
０へ供給される。なお、データ「０」が乗算回路
80へ供給されている状態においてマラカス音の楽
音発生が行われないことは勿論である。

以上がチヤンネル信号CH「０」における第５
図に示す回路の動作である。このような動作はチ
ヤンネル信号CHが「１」、「２」……「７」にお
いても各々行われ、この結果、チヤンネル信号
CH「１」においてはコンガ（クラツシユ）音の
楽音データが、チヤンネル信号CH「２」におい
てはコンガ音の楽音データが、……、チヤンネル
信号CH「７」においてはシンバル２音の楽音デ
ータが各々波形メモリ４０から出力される。ここ
で、コンガ音、トムトム音、ボンゴ音以外のリズ
ム音の形成が行われる場合は、リズムピツチデー
タ発生回路５０ａからデータ「１」が出力され、
したがつて波形メモリ４０内の各楽音データが１
番地毎に順次読出される。一方、コンガ音、トム
トム音、ボンゴ音の楽音形成が行われる場合は、
リズムピツチデータ発生回路５０ａからリズムピ
ツチデータα₁〜α₆が出力され、したがつて波形メ
モリ４０内の楽音データがリズムピツチデータα₁
〜α₆によつて決まるアドレス間隔で読出される。
そして、読出された各楽音データは乗算回路８０
においてエンベロープジエネレータ５８の出力と
乗算され、累算器８１においてチヤンネル信号
CHの１周期単位で累算され、Ｄ／Ａ変換器８２
によつてアナログ信号に変換され、増幅器８３を
介してスピーカ８４へ供給される。

なお、上述した実施例においてはエンベロープ
データを１／Ｋとした値をエンベロープメモリ７
５内に記憶させているが、これに代えて、エンベ
ロープデータをそのままエンベロープメモリ７５
内に記憶させ、エンベロープメモリ７５から読出
された各データを１／Ｋにして乗算回路８０へ供
給するようにしてもよい。

また、上述した実施例においては、部分Ｂを楽
音波形の立上り部Ａに続く１周周期としたが、２
周期、３周期……としてもよい。

また、上述した実施例においては、相対リピー
トアドレスRPADaをランダムデータRDによつ
て修飾しているが、この理由は次の通りである。
すなわち、部分Ｂを波形メモリ４０から繰返し続
出す場合に、対リピートアドレスRPADaのみに
基づいて続出すと、再生楽音波形に規則性が生
じ、この結果、特にシンバル音のようにノイズ系
の楽音の場合は、再生楽音が自然楽器の楽音と異
なるものとなつてしまう。そこでこの実施例にお
いては、相対リピートアドレスRPADaをランダ
ムデータRDによつてアドレス修飾し、これによ
り再生楽音波形の規則性を除去して再生楽音をよ
り自然楽器の楽音に近ずけている。

以上詳述したように、この発明によれば、読出
手段が波形メモリから一部波形を繰返し読出す際
のスタートアドレスを、データ発生手段の出力デ
ータに基づき変更制御するようにしたので、発生
されるノイズ系のリズム音を従来のリズム音より
自然楽器の音により近か付けることができる。特
に、この発明によれば、制御手段における上記の
スタートアドレスの変更制御を行うか否かを各リ
ズム音毎に制御手段に指示する指示手段を有して
いるので、リズム音の種類に応じて上記スタート
アドレス変更制御をしたり、しなかつたりするこ
とができ、ノイズ系のリズム音と非ノイズ系のリ
ズム音の両方を高品質で発生することが可能とな
る。

【図面の簡単な説明】

第１図はこの発明が適用される自動リズム演奏
装置の原理的構成を示すブロツク図、第２図はリ
ズム音波形の一例を示す図、第３図イはボンゴ
（高）音の発生タイミングの一例を示す波形図、
ロはイに示すボンゴ（高）音を発生させるための
リズムパルスRP₁の波形図、ハはボンゴ（低）音
の発生タイミングの一例を示す波形図、ニはハに
示すボンゴ（低）音を発生させるためのリズムパ
ルスRP₂の波形図、ホはリズムパルスRP₁とRP₂
とを合成して作成したリズムパルスRPの波形図、
ヘはリズムパルスRPに対応して作成されるリズ
ムデータD₁、D₂の出力タイミングを示す図、第
４図は第１図におけるアドレスデータ発生回路２
の詳細を示すブロツク図、第５図はこの発明の一
実施例の構成を示すブロツク図、第６図〜第８図
は各々第５図における波形メモリ４０、アドレス
データ発生回路５０、エンベロープジエネレータ
５８の詳細を示すブロツク図、第９図は第８図に
おけるエンベロープメモリ７５の詳細を示す図、
第１０図はエンベロープ波形の一例を示す図、第
１１図イ，ロは各々第５図におけるクロツクパル
スφ₁およびチヤンネル信号CHを示すタイミング
図である。１，４０……波形メモリ、２，５０……アドレ
スデータ発生回路、１３……ROM、５０ａ……
リズムピツチデータ発生回路。

Claims

【特許請求の範囲】１複数のリズム音の各々に対応して、リズム音
波形の立上り部の全波形および該リズム音波形の
立上り部以降の一部波形が各アドレスに順次記憶
されている波形メモリと、リズムパターンを発生するリズムパターン発生
手段と、前記リズムパターン発生手段から出力されるリ
ズムパターンに対応して前記波形メモリから各リ
ズム音に関する前記立上り部の全波形を順次続出
し、次いで前記波形メモリから前記立上り部以降
の一部波形を順次かつ繰り返し読出す読出手段とを有し、前記波形メモリから読出される波形に基
づきリズム音を形成するようにした自動リズム演
奏装置において、前記読出手段における前記一部波形の繰返し読
出しの周期に対して値がランダム的に時間変化す
るデーダを出力するデータ発生手段と、前記読出手段が前記波形メモリから前記一部波
形を繰返し読出す際のスタートアドレスを、前記
データ発生手段の出力データにより変更制御する
制御手段と、各リズム音毎に前記制御手段におけるスタート
アドレスの変更制御を行うか否かを前記制御手段
に指示する指示手段とを有することを特徴とする
自動リズム演奏装置。