JPH0361952B2

JPH0361952B2 -

Info

Publication number: JPH0361952B2
Application number: JP57167971A
Authority: JP
Inventors: Shigetetsu Oguri; Atsumi Kato
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1982-09-27
Filing date: 1982-09-27
Publication date: 1991-09-24
Also published as: JPS5957292A

Description

【発明の詳細な説明】この発明は、電子楽器等における楽音形成方法
に係り、特に、予め波形メモリに記憶されている
楽音波形を読出して楽音を形成する楽音形成方法
に関する。

この主の楽音形成方法として、(1)楽音の発音開
始時から発音終了時に至るまでの全楽音波形をそ
のまま波形メモリに記憶させておき、この楽音波
形を読出して楽音を形成する方法、(2)複雑に変化
する楽音の立上り部（アタツク部）については全
ての楽音波形をそのまま波形メモリに記憶させ、
一方、比較的変化が少ない立上り部以降の部分に
ついては、一部（例えば１周期）の楽音波形だけ
を波形メモリに記憶させておき、まず立上り部の
全楽音波形を読出して楽音を形成し、次いで上記
一部の楽音波形を繰返し読出して楽音を形成する
方法等が知られている。

ところで、このような楽音形成方法において、
再生楽音の小陣幅部分の分解能（忠実度）をよく
しようとすえると、大振幅部分の楽音データのビ
ツト数が大となり、したがつて波形メモリの容量
が大きくなつてしまう。一方、波形メモリの容量
を考慮し、楽音波形の大振幅部分に基づいて楽音
データのビツト数を設定すると、小振幅部分の分
解能が悪くなつてしまう。したがつて、従来の電
子楽器においては、コストを無視して大容量の波
形メモリを使うか、分解能を無視してコストに見
合つた容量の波形メモリを使うかのいずれか一方
を選択しなければならなかつた。

この発明はこのような事情に鑑み、波形メモリ
の容量を大きくせず、かつ、小振幅部分について
も充分な分解能を得ることができる楽音形成方法
を提供するもので、楽音波形の小振幅部分を予め
Ｋ倍（Ｋは１より大きい数）にして波形メモリに
記憶させ、楽音形成時においては波形メモリから
読出した小振幅部分を１／Ｋにして楽音形成を行
うことを特徴としている。

以下、図面を参照しこの発明の実施例について
説明する。

第１図はこの発明の第１の実施例である電子楽
器の構成を示すブロツク図である。この図におい
て、符号１はROM（リードオンリメモリ）によ
つて構成される波形メモリであり、この波形メモ
リ１には予め楽音波形の立上り部の全波形がその
ままおよび立上り部以降の全波形をＫ倍にした波
形がそれぞれ記憶されている。すなわち、例えば
第２図イに示すような振幅エンベエロープが徐々
に変化（減衰）する楽音に対応する楽音波形を波
形メモリ１に記憶するものとすると、波形メモリ
１には、同図ロに示すように振幅の大きい立上り
部Ａについてはそのまま、比較的振幅の小さい立
上り部Ａ以降の部分Ｄについては波形の各瞬時値
をＫ倍とした波形の各瞬時値が各デイジタルデー
タに変換され、楽音データとして０番地から順次
記憶されている。ここで、部分Ｄの最初の楽音デ
ータ（点P₂における楽音データ）が記憶されて
いる波形メモリ１のアドレスをアドレスＸとす
る。また、部分Ｄの最後の楽音データ（点P₄に
おける楽音データ）が波形メモリ１の最終アドレ
ス（アドレスＥと称する）に記憶されているもの
とする。なお、この最初の楽音データの値は勿論
「０」である。また、立上り部Ａの最初の楽音デ
ータ（点P₁における楽音データ）が０番地に記
憶されていることは上述した通りである。

アドレスカウンタ２は、そのクロツク端子CK
ヘアンドゲート３を介して供給されるクロツクパ
ルスφをアツプカウントするもので、そのカウン
ト出力はアドレスデータADDとして波形メモリ
１のアドレス端子ATへ供給されると共に、最終
アドレス検出回路４の入力端および比較回路５の
入力端子Ａへ各々供給される。最終アドレス検出
回路４は、常時は“１”信号を出力し、アドレス
カウンタ２から前述した最終アドレスＥに対応す
るアドレスデータADDが出力された場合に“０”
信号を出力する回路であり、その出力はアンドゲ
ート３の一方の入力端へ供給される。比較回路５
はその入力端子Ａへ供給されているアドレスデー
タADDと、入力端子Ｂへ供給されているアドレ
スＸのデータとを比較し、両者が一致した時一致
信号EQをフリツプフロツプ（以下、FFと略称す
る）６のセツト端子Ｓへ出力する。係数メモリ７
は予めデータ「１」およびデータ「１／Ｋ」が記
憶されているメモリであり、その制御端子Ｃへ
“０”信号が供給された場合はデータ「１」を
“１”信号が供給された場合はデータ「１／Ｋ」
を各々乗算回路８へ出力する。乗算回路８は波形
メモリ１の出力と、係数メモリ７の出力とを乗算
し、乗算結果をＤ／Ａ（デイジタル／アナログ）
変換器９へ出力する。Ｄ／Ａ変換器９は乗算回路
８の出力をアナログ信号に変換し、サウンドシス
テム１０へ出力する。サウンドシステム１０は増
幅器、スピーカ等から構成されるもので、Ｄ／Ａ
変換器９から供給されるアナログ信号を楽音とし
て発音する。また、符号１１は発音指令スイツ
チ、符号１２は微分回路であり、発音指令スイツ
チ１１が操作されると、同スイツチ１１の出力の
立上りにおいて、微分回路１２からスタートパル
スSPが出力される。

以上の構成において、微分回路１２からスター
トパルスSPが出力され、アドレスカウンタ２お
よびFF６のリセツト端子Ｒへ供給されると、ア
ドレスカウンタ２およびFF６が各々リセツトさ
れる。アドレスカウンタ２がリセツトされ、その
カウント出力が「０」となり、このデータ「０」
がアドレスデータADDとして波形メモリ１へ供
給されると、波形メモリ１から楽音波形の立上り
部Ａの最初の楽音データが読出され、乗算回路８
へ供給される。一方、FF６がリセツトされ、そ
の出力端子Ｑから“１”信号が出力され、この
“１”信号が係数メモリ７の制御端子Ｃへ供給さ
れると、係数メモリ７からデータ「１」が出力さ
れ、乗算回路８へ供給される。乗算回路８は波形
メモリ１の出力と、係数メモリ７の出力データ
「１」とを乗算し、この乗算結果をＤ／Ａ変換器
９へ出力する。以後、係数メモリ７からは、比較
回路５から一致信号EQが出力されるまでデータ
「１」が連続して出力される。

他方、アドレスカウンタ２がリセツトされた時
点において、最終アドレス検出回路４の出力は
“１”信号にあり、アンドゲート３が開状態にあ
る。したがつて、クロツクパルスφがアンドゲー
ト３を介してアドレスカウンタ２のクロツク端子
SCKへ供給される。この結果、アドレスカウン
タ２はスタートパルスSPによつてリセツトされ
た時点以降クロツクパルスφをアツプカウント
し、したがつて波形メモリ１のアドレス端子AT
へアドレスデータADD「１」、「２」……が順次供
給される。これにより、波形メモリ１から立上り
部Ａの各楽音データが順次読出され、乗算回路８
へ供給される。乗算回路８は各楽音データにデー
タ「１」を乗算し、この乗算結果を順次Ｄ／Ａ変
換器９へ出力する。

そして、波形メモリ１から立上り部Ａの各楽音
データが全て読出された時点において、アドレス
カウンタ２から前述したアドレスＸのアドレスデ
ータADDが出力されると、比較回路５から一致
信号EQ（“１”信号）が出力され、FF６のセツト
端子Ｓへ供給される。FF６のセツト端子Ｓへ一
致信号EQが供給されると、FF６がセツトされ、
その出力端子Ｑから“１”信号が出力される。こ
れにより、係数メモリ７からデータ「１／Ｋ」が
出力され、このデータ「１／Ｋ」が以後連続して
乗算回路８へ出力される。

一方、アドレスカウンタ２におけるクロツクパ
ルスφのカウントが更に進むと、波形メモリ１か
ら部分Ｄの各楽音データが順次読出され、乗算回
路８へ供給される。乗散回路８は波形メモリ１か
ら出力される各楽音データにデータ「１／Ｋ」を
乗算し、この乗算結果をＤ／Ａ変換器９へ出力す
る。

そして、アドレスカウンタ２から最終アドレス
ＥのアドレスデータADDが出力されると、波形
メモリ１から最終アドレス内のデータ「０」が出
力され、乗算回路８へ供給される。これにより、
乗算回路８からデータ「０」が出力される。（サ
ウンドシステム１０における楽音の発生が停止す
る。）また、アドレスカウンタ２から最終アドレ
スＥのアドレスデータADDが出力されると、最
終アドレス検出回路４から“０”信号が出力さ
れ、アンドゲート３の一方の入力端へ供給され
る。これにより、アンドゲート３が閉状態にな
り、クロツクパルスφがアドレスカウンタ２へ供
給されなくなる。この結果、以後アドレスカウン
タ２のカウント出力が最終アドレスＥの状態を続
け、したがつて乗算回路８へは連続してデータ
「０」が供給される。そして、微分回路１２から
再びスタートパルスSPが出力されると、再び上
述した過程によつて楽音の形成が行われる。

このように、第１図に示す回路においては、波
形メモリ１から立上り部Ａの各楽音データが読出
されている間は、乗算回路８において各楽音デー
タに「１」が乗算され、この乗算結果、すなわち
各楽音データと同一のデータがＤ／Ａ変換器９へ
供給される。一方、波形メモリ１から部分Ｄの各
楽音データが読出されている間は、乗算回路８に
おいて各楽音データに「１／Ｋ」が乗算される。
ここで、前述したように部分Ｄの各データは予め
Ｋ倍にされて波形メモリ１に記憶されており、し
たがつて、乗算回路８において「１／Ｋ」が乗算
されることにより、正規のデータに戻され、Ｄ／
Ａ変換器９へ出力される。

以上が第１図に示す回路の詳細である。なお、
この図に示す回路は１種類の楽音しか発生できな
いが、複数種の楽音を発生させたい場合は、楽音
の種類に等しい数だけ第１図に示す回路（ただ
し、サウンドシステム１０を除く）を設け、各
Ｄ／Ａ変換器９の出力を１個のサウンドシステム
１０によつてミキシングし、楽音を発生させれば
よい。

次に、この発明の第２の実施例について説明す
る。

第３図はこの発明の第２の実施例である電子楽
器の構成を示すブロツク図であり、この図に示す
電子楽器と第１図に示す電子楽器との最大の相異
点は、この図に示す電子楽器の波形メモリ１５
に、第２図ロに示す楽音波形の部分Ｄの全波形が
記憶されておらず、その１周期に相当する部分Ｂ
のみが記憶されている点である。すなわち、この
電子楽器は波形メモリ１５内に予め楽音波形の立
上り部ＡおよびＫ倍に拡大された１周期部分Ｂの
各楽音データを記憶させておき、立上り部Ａの各
楽音データを読出して楽音を形成した後は、波形
メモリ１５から１周期部分Ｂの各楽音データを繰
返し読出し、この読出した各楽音データを１／Ｋ
にすると共にエンベロープを付与して楽音を形成
するようになつている。

以下、この電子楽器を詳細に説明する。なお、
第１図の各部に対応する部分には同一の符号を付
し、その説明を省略する。まず、第３図における
波形メモリ１５には第２図ロに示す楽音波形の立
上り部Ａの各楽音データおよび１周期部分Ｂの各
楽音データが０番地から順次記憶されている。そ
して、この波形メモリ１５の各楽音データはアド
レスカウンタ１７から出力されるアドレスデータ
ADDに基づいて読出され、乗算回路８へ供給さ
れる。ここで、１周期部分Ｂの最初の楽音データ
（第２図における点P₂参照）が記憶されている波
形メモリ１５のアドレスをリピートアドレス
RPADと称し、また、１周期部分Ｂの最後の楽
音データ（点P₃参照）が記憶されている波形メ
モリ１５のアドレスをエンドアドレスENADと
称する。

リピートアドレス出力回路１６は、上述したリ
ピートアドレスRPADのデータを常時出力する
回路であり、例えばデイジタルスイツチあるいは
メモリによつて構成され、出力されたリピートア
ドレスRPADのデータはアドレスカウンタ１７
のプリセツトデータ端子PDおよび比較回路５の
入力端子Ｂへ供給される。エンドアドレス検出回
路１８はアドレスカウンタ１７から前述したエン
ドアドレスENADに対応したアドレスデータ
ADDが出力された時これを検出し、パルス信号
EPをアドレスカウンタ１７のプリセツト端子PS
へ出力する回路である。

エンベロープジエネレータ１９は、波形メモリ
１５から１周期部分Ｂの各楽音データを繰返し読
出して楽音を形成する際に、形成される楽音にエ
ンベロープを付与するためのもので、エンベロー
プメモリ２０、エンベロープカウンタ２１、最終
アドレス検出回路２２等から構成され、その出力
は乗算回路８へ供給される。

エンベロープメモリ２０はエンベロープデータ
EDが予め記憶されているメモリである。すなわ
ち、例えば楽音波形の立上り部Ａ以降の部分に付
与すべきエンベロープの波形を第４図に示すもの
とすれば、エンベロープメモリ２０にはこのエン
ベロープ波形の各瞬時値ED max、ED₁、ED₂…
…を１／Ｋにした値がエンベロープデータEDと
して、０番地から順次記憶されている。ここで、
第４図におけるEDmaxはエンベロープ波形の最
大値であり、この実施例においてはデータ“11…
…11”（２進数）である。そして、エンベロープ
メモリ２０の０番地にはEDmax／Ｋなるデータ
が記憶され、以下、１番地、２番地……に各々
ED₁／Ｋ、ED₂／Ｋ……なるデータが記憶され、
またエンベロープメモリ２０の最終アドレス“11
……11”（２進数）には最後のエンベロープデー
タEDn／Ｋ（＝０）が記憶されている。そして、
このエンベロープメモリ２０内の各データはエン
ベロープカウンタ２１から供給されるアドレスデ
ータEADに基づいて読出され、オアゲート回路
２３を介して乗算回路８へ供給される。

エンベロープカウンタ２１はそのクロツク端子
CKへアンドゲート２４を介して供給されるクロ
ツクパルスφ₀をアツプカウントするカンウンタ
であり、そのカウント出力がアドレスデータ
EADとしてエンベロープメモリ２０のアドレス
端子ATおよび最終アドレス検出回路２２の入力
端へ各々供給される。なお、クロツクパルスφ₀
の周期はアドレスカウンタ１７のクロツク端子
CKへ供給されるクロツクパルスφの周期よりは
るかに長く設定されている。最終アドレス検出回
路２２はアドレスデータEADがエンベロープメ
モリ２０の最終アドレス“11……11”に達した時
これを検出し、検出信号LP（“１”信号）を出力
する回路である。

次に、第３図に示す回路の動作を説明する。ま
ず、発音指令スイツチ１１が操作されると、微分
回路１２からスタートパルスSPが出力され、ア
ドレスカウンタ１７およびエンベロープカウンタ
２１の各リセツト端子Ｒへ供給されると共に、オ
アゲート２６を介してFF２７のリセツト端子Ｒ
へ供給され、さらに、FF２８のセツト端子Ｓへ
も供給される。アドレスカウンタ１７のリセツト
端子ＲへスタートパルスSPが供給されると、ア
ドレスカウンタ１７がクリアされ、そのカウント
出力が「０」となり、このデータ「０」がアドレ
スデータADDとして波形メモリ１５のアドレス
端子ATへ供給される。これにより、波形メモリ
１５の０番地内の楽音データが読出され、乗算回
路８へ供給される。一方、FF２７のリセツト端
子Ｒへオアゲート２６を介してスタートパルス
SPが供給されると、FF２７がリセツトされ、そ
の出力端子Ｑから“０”信号が出力され、この
“０”信号がアンドゲート２４の一方の入力端へ
供給される。これにより、アンドゲート２４が閉
状態となる。また、FF２８のセツト端子Ｓへス
タートパルスSPが供給されると、FF２８の出力
端子Ｑから“１”信号が出力され、オアゲート２
９，２９……の各一方の入力端へ供給される。こ
れにより、オアゲート２９，２９……の各出力端
から各々“１”信号が出力され、したがつてオア
ゲート回路２３からデータ“11……11”（10進数
の「１」）が出力され、乗算回路８へ供給される。
乗算回路８は、この時波形メモリ１５から出力さ
れている楽音データ（０番地内の楽音データ）に
データ「１」を乗算し、この乗算結果をＤ／Ａ変
換器９へ出力する。以後、オアゲート回路２３は
比較回路５から一致信号EQが出力されるまで、
データ「１」を連続して出力する。

なお、エンベロープカウンタ２１のリセツト端
子ＲへスタートパルスSPが供給されると、エン
ベロープカウンタ２１がクリアされ、アドレスデ
ータEADが「０」となり、エンベロープメモリ
２０の０番地内のエンベロープデータEDがオア
ゲート回路２３へ供給されるが、この時、オアゲ
ート２９，２９……の各一方の入力端へは各々
“１”信号が供給されており、したがつて、エン
ベロープメモリ２０の出力データEDは回路動作
に何ら影響を与えない。また、エンベロープカウ
ンタ２１はFF２７がセツトされ、アンドゲート
２４が開状態になるまでクリア状態に保持され
る。

一方、アドレスカウンタ１７は、スタートパル
スSPによつてクリアされた時点以降、クロツク
端子CKへ供給されるクロツクパルスφのアツプ
カウントを行う。これにより、アドレスデータ
ADDが「１」、「２」……を順次変化し、したが
つて、波形メモリ１５の１番地、２番地……内の
各楽音データ、すなわち、第２図ロに示す立上り
部Ａの楽音データが順次読出され、乗算回路８へ
出力される。乗算回路８は供給される各楽音デー
タにデータ「１」を乗算し、この乗算結果を順次
Ｄ／Ａ変換器９へ出力する。

そして、アドレスデータADDがリピートアド
レスRPADになると、波形メモリ１５から１周
期部分Ｂ（第２図）の最初の楽音データが読出さ
れ、乗算回路８へ供給される。また、アドレスデ
ータADDがリピートアドレスRPADになると、
比較回路５の両入力端子Ａ、Ｂの各データが一致
し、比較回路５から一致信号EQ（“１”信号）が
出力され、FF２８のリセツト端子ＲおよびFF２
７のセツト端子Ｓへ各々供給される。FF２８の
リセツト端子Ｒへ一致信号EQが供給されると、
FF２８がリセツトされ、オアゲート２９，２９
……の各一方の入力端へ“０”信号が供給され
る。これにより、エンベロープメモリ２０から出
力されているエンベロープデータEDがオアゲー
ト２９，２９……を介して乗算回路８へ供給され
る。ところで、この時点においてエンベロープカ
ウンタ２１は未だクリア状態にあり、エンベロー
プメモリ２０のアドレス端子ATへはアドレスデ
ータEAD「０」が供給されており、したがつて、
エンベロープメモリ２０からは０番地内のデータ
（すなわち、EDmax／Ｋ）が出力されている。こ
の結果、FF２８がリセツトされると、データ
EDmax／Ｋがオアゲート２９，２９……を介し
て乗算回路８へ出力される。乗算回路８はこのデ
ータEDmax／Ｋと波形メモリ１５から出力され
ている楽音データ（１周期部分Ｂの最初の楽音デ
ータ）とを乗算し、この乗算結果をＤ／Ａ変換器
９へ出力する。

また、FF２７のセツト端子Ｓへ一致信号EQが
供給されると、FF２７の出力端子Ｑが“１”信
号に立上り、この結果アンドゲート２４が開状態
になり、クロツクパルスφ₀がアンドゲート２４
を介してエンベロープカウンタ２１のクロツク端
子CKへ供給される。以後、エンベロープカウン
タ２１はクロツクパルスφ₀をアツプカウントし、
したがつて、いアドレスデータEADが「１」、
「２」……と順次変化し、これにより、エンベロ
ープメモリ２０の１番地、２番地……内の各エン
ベロープデータEDが順次読出され、オアゲート
２９，２９……を介して乗算回路８へ供給され
る。

他方、アドレスカウンタ１７はリピートアドレ
スRPADに対応したアドレスデータADDを出力
した後も更にクロツクパルスφのアツプカウント
を続ける。これにより、波形メモリ１５内の１周
期部分Ｂの各楽音データが順次読出され、乗算回
路８へ供給される。乗算回路８は波形メモリ１５
から供給される各楽音データと、オアゲート２
９，２９……を介して供給されるエンベロープデ
ータEDとを乗算する。これにより、楽音データ
が１／Ｋにされると共にエンベロープが付与され
る。この乗算回路８における乗算結果は順次Ｄ／
Ａ変換器９へ出力される。

そして、アドレスカウンタ１７からエンドレス
ENADに対応するアドレスデータADDが出力さ
れると、エンドアドレス検出回路１８がこれを検
出し、パルス信号EPをアドレスカウンタ１７の
プリセツト端子PSへ出力する。このプリセツト
端子PSへパルス信号EPが供給されると、アドレ
スカウンタ１７にリピートアドレスRPADがプ
リセツトされ、このリピートアドレスRPADに
対応したアドレスデータADDが波形メモリ１５
へ供給される。これにより、波形メモリ１５から
再び１周期部分Ｂの最初の楽音データが読出さ
れ、乗算回路８へ供給される。以後、アドレスカ
ウンタ１７が再びクロツクパルスφをアツプカウ
ントし、したがつて、波形メモリ１５内の１周期
部分Ｂの各楽音データが再び読出される。そし
て、アドレスカウンタ１７からエンドアドレス
ENADに対応したアドレスデータADDが出力さ
れると、再度アドレスカウンタ１７にリピートア
ドレスRPADがプリセツトされ、以下上記動作
が繰返えされる。

このようにして楽音形成が進行し、そして、エ
ンベロープカウンタ２１から最終アドレスのアド
レスデータEADが出力されると、エンベロープ
メモリ２０の最終アドレス内のデータEDn／Ｋ
（＝０）が読出され、オアゲート２９，２９……
を介して乗算回路８へ供給される。これにより、
乗算回路８からデータ「０」が出力され、サウン
ドシステム１０における楽音発生が停止する。ま
た、エンベロープカウンタ２１から最終アドレス
のアドレスデータEADが出力されると、最終ア
ドレス検出回路２２がこれを検出し、検出信号
LPをオアゲート２６を介してFF２７のリセツト
端子Ｒへ供給する。これにより、FF２７がリセ
ツトされ、その出力端子Ｑが“０”信号に立下
り、アンドゲート２４が閉状態になる。アンドゲ
ート２４が閉状態になり、クロツクパルスφ₀が
エンベロープカウンタ２１へ供給されなくなる
と、以後、エンベロープカウンタ２１が最終アド
レスのアドレスデータEADを連続的に出力する。
この結果、エンベロープメモリ２０からは連続的
にデータ「０」が出力され、したがつて、乗算回
路８から連続的にデータ「０」が出力される。そ
して、発音指令スイツチ１１が再度駆動される
と、再び上述した過程によつて楽音形成が行われ
る。なお、この第３図の回路において、クロツク
パルスφをアンドゲート（第１図のアンドゲート
３に対応する）を介してアドレスカウンタ１７の
クロツク端子CKに供給するようにするとともに、
最終アドレス検出回路２２から出力される検出信
号LPを反転して上記アンドゲートに入力するよ
うにして、第１図の実施例と同様に楽音の発音が
終了した後はアドレスカウンタ１７のカウント動
作を停止させるようにするとよい。

このように、第３図に示す回路においては、ま
ず波形メモリ１５内の立上り部Ａの各楽音データ
が順次読出され、次いで１周期部分Ｂの各楽音デ
ータが繰返し読出される。一方、エンベロープジ
エネレータ１９は、波形メモリ１５から立上り部
Ａの各楽音データが読出されている間はデータ
「１」を連続的に出力し、また、１周期部分Ｂの
各楽音データが読出されている間はエンベロープ
メモリ２０内のエンベロープデータEDを順次出
力する。波形メモリ１５から出力された楽音デー
タとエンベロープジエネレータ１９の出力とは乗
算回路８において乗算され、Ｄ／Ａ変換器９にお
いてアナログ信号に変換され、サウンドシステム
１０へ供給される。これにより、サウンドシステ
ム１０から楽音が発生する。

以上がこの発明の第２の実施例の詳細である。
なお、この実施例においても前述した第１の実施
例と同様に１楽音しか発生できないが、複数の楽
音を発生したい場合は、第１の実施例の場合と同
様に第３図に示す回路を複数個設ければよい。

また、この第２の実施例あるいは前述した第１
の実施例は急激に減衰する楽音、すなわち、シン
バル音のような打楽器音の楽音形成に好適である
が、打楽器音以外の楽音形成に適用することも勿
論可能である。例えばピアノ音を形成する場合
は、予め波形メモリ１（15）にピアノ音の楽音波
形を記憶させておき、この記憶させた楽音波形を
鍵盤の各キーの操作に応じて読出すようにすれば
よい。この場合、各キーに対応して第１図（第３
図）に示す回路を設け、各波形メモリ１（15）内
に各々各キーの音高に対応する楽音波形を記憶さ
せておいてもよいし、あるいは、第１図（第３
図）に示す回路を各キー共通として用い、アドレ
スカウンタ２（17）に入力するクロツクパルスφ
の周波数を押圧キーの音高に対応して変えるよう
にしてもよい。なお、この場合にはキーの操作に
対応して得られるキーオン信号KONを微分回路
１２に加えてスタートパルスSPを発生させるよ
うにする。

次に、この発明の第３の実施例について説明す
る。第５図はこの発明の第３の実施例の構成を示
すブロツク図である。この図に示す実施例は８種
類のリズム音を発生することができる電子楽器で
あり、波形メモリ４０に予め８種類の楽音波形
（リズム音波形）を記憶させておき、回路各部を
時分割駆動することにより８種類のリズム音を同
時に発生し得るように構成したものである。な
お、楽音形成の基本的考え方は第３図に示す回路
と同じである。以下、まず第５図の各部の構成か
ら説明する。

第５図においてチヤンネルカウンタ４１はクロ
ツクパルスφ₁をカウントする８進のアツプカウ
ンタであり、そのカウント出力「０」〜「７」は
チヤンネル信号CHとして回路各部へ出力され
る。ここで、この実施例においてはチヤンネル信
号CH「０」〜「７」の各々が次の各リズム音に
対応している。

０：マラカス４：ボンゴ１：コンガ（高）５：バスドラム２：コンガ（低）６：シンバル(1) ３：トムトム７：シンバル(2) そして、第５図に示す回路各部はチヤンネル信
号CHが「０」〜「７」の場合に各々、上記各リ
ズム音の形成を行う。

波形メモリ４０は、第６図に示すように８個の
記憶エリア４０ａ〜４０ｈを有して構成される
ROMであり、各記憶エリア内に各々８種類の楽
音波形が予め記憶されている。この場合、各記憶
エリア内に、楽音波形の立上り部Ａおよび必要に
応じてＫ倍された１周期部分Ｂ（第２図ロ参照）
が各記憶エリアの先頭アドレス（以下、スタート
アドレスSTADと称す）から順次記憶されてい
ることは第３図の場合と同様である。

エンドアドレスメモリ４２は波形メモリ４０に
記憶されている８種類の楽音波形の各相対エンド
アドレスENADaが各々記憶されているROMで
ある。ここで、相対エンドアドレスENADaと
は、各楽音波形の実際のエンドアドレスENAD
（波形メモリ４０の各記憶エリア４０ａ〜４０ｈ
の最終アドレス）からスタートアドレスSTAD
を減算した値である。そして、このメモリ４２は
チヤンネル信号CHによつて指定される楽音波形
の相対エンドアドレスENDaのデータを比較回路
４３の入力端子Ａへ出力する。

ランダムデータ発生回路４４は値が＋、−にラ
ンダムに変化するランダムデータRDを発生する
回路であり、そのエネーブル端子ENに“１”信
号が供給された場合は、ランダムデータRDを加
算回路４５の一方の入力端子へ出力し、“０”信
号が供給された場合は、データ「０」を加算回路
４５へ出力する。

リピートアドレスメモリ４６は波形メモリ４０
内の８種類の楽音波形の各相対リピートアドレス
RPADaが各々記憶されているROMである。こ
こで、相対リピートアドレスRPADaとは、各楽
音波形の実際のリピートアドレスRPADからス
タートアドレスSTADを減算した値である。そ
して、このメモリ４６はチヤンネル信号CHによ
つて指定される楽音波形の相対リピートアドレス
RPADaのデータを加算回路４５の他方の入力端
子および比較回路５７の入力端子Ｂへ出力する。
また、このリピートアドレスメモリ４６には、ラ
ンダムデータ発生回路４４を制御するコントロー
ル信号RCが各リズム音に対応して“１”または
“０”で記憶されている。そして、このコントロ
ール信号RCはチヤンネル信号CHに基づいて読出
され、ランダムデータ発生回路４４のエネーブル
端子ENへ供給される。なお、このコントロール
信号RCは、リズム音によつてランダムデータRD
を発生させた方が好ましい場合と、発生させない
方が好ましい場合とがあることを考慮して付加さ
れたもので、例えばシンバル音の場合はこのコン
トロール信号RCが“１”信号となる（ランダム
データRDがランダムデータ発生回路４４から出
力される）。

スタートアドレスメモリ４７は波形メモリ４０
内の各楽音波形のスタートアドレスSTADを
各々記憶しているROMであり、チヤンネル信号
CHによつて指定される楽音波形のスタートアド
レスSTADのデータを加算回路４８の他方の入
力端子へ出力する。

加算回路４５はランダムデータ発生回路４４の
出力と相対リピートアドレスRPADaのデータと
を加算し、この加算結果をリピートデータRPD
としてアドレスデータ発生回路５０の端子T₁へ
出力する。

アドレスデータ発生回路５０は第３図に示すア
ドレスカウンタ１７に対応するもので、第７図に
示すように加算回路５１と、セレクタ５２と、ゲ
ート回路５３と、シフトレジスタ５４と、インバ
ータ５５とから構成されている。この場合、加算
回路５１はシフトレジスタ５４の出力に「１」を
加算する回路、セレクタ５２はその入力端子Ａへ
供給されるデータと入力端子Ｂへ供給されるデー
タのいずれか一方をそのセレクト端子SAへ供給
される信号に基づいて択一的に出力する回路、ゲ
ート回路５３はそのエネーブル端子ENへ“１”
信号が供給された場合に開状態、“０”信号が供
給された場合に閉状態となるゲート回路、また、
シフトレジスタ５４はクロツクパルスφ₁によつ
て各ステージ内のデータがシフトされる８ステー
ジのシフトレジスタである。そして、シフトレジ
スタ５４の出力が端子T₂を介して出力され、ア
ドレスデータADDaとして比較回路４３の入力端
子Ｂ、加算回路４８の一方の入力端子および比較
回路５７の入力端子Ａへ各々供給される。

比較回路４３は相対エンドアドレスENADaの
データと、アドレスデータADDaとを比較し、両
者が一致した時一致信号EQをアドレスデータ発
生回路５０の端子T₃へ出力する。加算回路４８
はアドレスデータADDaとスタートアドレス
STADのデータとを加算し、この加算結果をア
ドレスデータADDとして波形メモリ４０のアド
レス端子ATへ出力する。比較回路５７はアドレ
スデータADDaと相対リピートアドレスRPADa
のデータとを比較し、両者が一致した時一致信号
EQ₂をエンベロープジエネレータ５８へ出力す
る。

リズムパターン発生回路６０は各リズム音に対
応して８種類のリズムパルスを発生する回路であ
り、各リズムパルスのパターン（リズムパター
ン）はリズムセレクタ６１によつて設定されるリ
ズムの種類（例えば、ワルツ、ルンバ、マンボ
等）によつて決定され、また、リズムスイツチ６
２のオン／オフによつて各リズムパルスの発生／
停止が共に供給される。そして、発生した各リズ
ムパルスはチヤンネル信号CHに応じて時分割で
出力される。すなわち、チヤンネル信号CHが
「０」の場合はマラカス音のリズムパルスが、
「１」の場合はコンガ（高）音のリズムパルスが、
……、「７」の場合はシンバル(2)音のリズムパル
スが各々出力される。

エンベロープジエネレータ５８は第３図に示す
エンベロープジエネレータ１９に対応するもの
で、その詳細を第８図に示す。この図において、
符号６５，６６は各々、各ステージ内のデータが
クロツクパルスφ₁によつてシフトされる８ステ
ージ／１ビツト（各ステージ＝１ビツト）のシフ
トレジスタである。発振器６８はパルス幅8φ₁、
周期8φ₁×ｎのパルス信号（“１”信号）を発生
する回路であり、そのエネーブル端子ENへ
“１”信号が供給されている場合は、発生したパ
ルス信号を加算回路６９の一方の入力端子の
LSB（最小位ビツト）端子へ出力し、エネーブル
端子ENへ“０”信号が供給されている場合は、
“０”信号を出力する。加算回路６９はシフトレ
ジスタ７０の出力と、発振器６８の出力とを加算
するもので、その出力はゲート回路７１を介して
シフトレジスタ７０へ供給される。なお、この加
算回路６９の一方の入力端子のLSB端子以外の
端子は接地されている。すなわち、この加算回路
６９は、発振器６８の出力が“１”信号の場合に
は、シフトレジスタ７０の出力にデータ「１」を
加算し、“０”信号の場合にはデータ「０」を加
算する回路である。

シフトレジスタ７０は各ステージ内のデータが
クロツクパルスφ₁によつてシフトされるレジス
タであり、その出力はアドレスデータEADとし
てエンベロープメモリ７５のアドレス端子AT₁
へ供給されると共に、加算回路６９の他方の入力
端子および最終アドレス検出回路７２へ各々供給
される。最終アドレス検出回路７２は、シフトレ
ジスタ７０からデータ“11……11”が出力された
時これを検出し、“１”信号をインバータ７３の
入力端子へ供給する。しかして、上述した各部６
８〜７３によつて、時分割駆動によるエンベロー
プカウンタ７４（第３図に示すエンベロープカウ
ンタ２１に対応）が構成される。

エンベロープメモリ７５（ROM）は第３図に
示すエンベロープメモリ２０に対応するもので、
第９図に示すように８個の記憶エリア７５ａ〜７
５ｈを有して構成され、各記憶エリア７５ａ〜７
５ｈ内に各々８種類のリズム音に対応するエンベ
ロープデータEDが記憶されている。この場合、
各記憶エリア７５ａ〜７５ｈの各先頭番地には
各々エンベロープデータEDの最大値EDmax（第
４図）をＫで割つた値EDmax／Ｋが記憶され、
以下、各エリア７５ａ〜７５ｈに各々、ED₁／
Ｋ、ED₂／Ｋ……なるエンベロープデータが記憶
され、また、各記憶エリア７５ａ〜７５ｈの最終
アドレスにはデータ「０」が記憶されている。な
お、EDmaxは各リズム音共同一であるが、ED₁、
ED₂……は勿論各リズム音毎に異なる値となる。
このエンベロープメモリ７５はそのアドレス端子
AT₁へ供給されるアドレスデータEADおよびア
ドレス端子AT₂へ供給されるチヤンネル信号CH
によつてアドレスされる。すなわち、チヤンネル
信号CHによつて記憶エリア７５ａ〜７５ｈのい
ずれかが指定され、アドレスデータEADによつ
て各記憶エリア７５ａ〜７５ｈ内のアドレスが指
定される。例えば、チヤンネル信号CHが「３」
で、アドレスデータEADが「０」の場合は、エ
リア７５ｄの先頭アドレスが指定される。そし
て、上述したアドレス指定によつて読出されたエ
ンベロープデータEDはオアゲート回路７６およ
び端子T₁を介して乗算回路８０（第５図）の他
方の入力端子へ供給される。なお、このエンベロ
ープメモリ７５のエネーブル端子ENへ“１”信
号が供給されている場合は、各データの読出しが
行われるが、“０”信号が供給されている場合は、
データ「０」が出力される。

乗算回路８０は波形メモリ４０の出力とエンベ
ロープジエネレータ５８の出力とを乗算し、この
乗算結果を累算器８１へ出力する。

累算器８１ひチヤンネル信号CHが「０」〜
「７」の間乗算回路８０の出力を順次累算し、そ
して、この累算結果をラツチし、ラツチしたデー
タをＤ／Ａ変換器８２へ出力する。次いで、累算
結果をクリアして再びチヤンネル信号CHが
「０」〜「７」の間乗算回路８０の出力を累算し
てこの累算結果をラツチし、ラツチしたデータを
Ｄ／Ａ変換器８２へ出力し、以下、上記動作を繰
返す。Ｄ／Ａ変換器８２は累算器８１の出力をア
ナログ信号に変換し、増幅器８３を介してスピー
カ８４へ供給する。

次に、第５図〜第９図に示す回路の動作を説明
する。

まず、電源が投入されると、クロツクパルス
φ₁が回路各部へ供給されると共に、イニシヤル
クリア回路（図示略）からクロツクパルスφ₁の
８周期より長いパルス幅を有するイニシヤルクリ
ア信号IC（“１”信号）が出力される。そして、
このイニシヤルクリア信号ICがオアゲート８７，
８８（第５図）を介してアドレスデータ発生回路
５０の端子T₅へ供給されると共に、オアゲート
８７を介してエンベロープジエネレータ５８の端
子T₃へ供給され、さらに、エンベロープジエネ
レータ５８の端子T₄へも供給される。アドレス
データ発生回路５０の端子T₅へイニシヤルクリ
ア信号IC（“１”信号）が供給されると、インバ
ータ５５（第７図）から“０”信号が出力され、
ゲート回路５３のエネーブル端子ENへ供給され
る。これにより、ゲート回路５３が閉状態とな
り、したがつて、ゲート回路５３の出力が「０」
となり、シフトレジスタ５４の各ステージが全て
クリアされる。また、エンベロープジエネレータ
５８の端子T₃へイニシヤルクリア信号ICが供給
されると、インバータ９０（第８図）から“０”
信号が出力され、アンドゲート９１の一方の入力
端へ供給される。これにより、アンドゲート９１
から“０”信号が出力され、オアゲート９２の他
方の入力端へ供給される。この時、オアゲート９
２の一方の入力端へは、比較回路５７（第５図）
から“０”信号が供給されており、したがつてオ
アゲート９２から“０”信号が出力され、シフト
レジスタ６６の入力端へ供給される。これによ
り、シフトレジスタ６６の各ステージがクリアさ
れ、その出力端から“０”信号が出力される。シ
フトレジスタ６６から“０”信号が出力され、こ
の“０”信号がゲート回路７１のエネーブル端子
ENへ供給されると、ゲート回路７１が閉状態と
なり、同ゲート回路７１からデータ「０」が出力
され、ジフトレジスタ７０の入力端へ供給され
る。これにより、シフトレジスタ７０の全ステー
ジがクリアされる。また、シフトレジスタ６６か
ら“０”信号が出力され、この“０”信号がエン
ベロープメモリ７５のエネーブル端子ENへ供給
されると、エンベロープメモリ７５がデイスエー
ブル状態となり、その出力端からデータ「０」が
出力される。

また、エンベロープジエネレータ５８の端子
T₄へイニシヤルクリア信号ICが供給されると、
オアゲート９３（第８図）から“１”信号が出力
され、シフトレジスタ６５の入力端へ供給され
る。これにより、シフトレジスタ６５の各ステー
ジに“１”が読込まれ、その出力端から“１”信
号が出力される。シフトレジスタ６５の出力端か
ら“１”信号が出力され、この“１”信号がオア
ゲート９４を介してオアゲート回路７６のインバ
ータ９６の入力端へ供給されると、インバータ９
６から“０”信号が出力され、オアゲート９７，
９７……の各一方の入力端へ供給される。この
時、オアゲート９７，９７……の各他方の入力端
へは各々、エンベロープメモリ７５から“０”信
号が供給されており、したがつて、オアゲート回
路７６からデータ「０」が出力され、端子T₁を
介して乗算回路８０の他方の入力端へ供給され
る。これにより、乗算回路８０の出力が「０」と
なる。（スピーカ８４から楽音が発生することは
ない。）なお、イニシヤルクリア信号ICが“０”信号
に戻ると、インバータ９０（第８図）から“１”
信号が出力され、アンドゲート９５，９１の各入
力端へ供給される。これにより、以後、シフトレ
ジスタ６５の各ステージ内のデータが、シフトレ
ジスタ６５の出力端→アンドゲート９５→オアゲ
ート９３→シフトレジスタ６５の入力端なる経路
で循環保持される。シフトレジスタ６６内のデー
タについても同様である。

他方、リズムスイツチ６２（第５図）がオフ状
態にあるとすると、インバータ９９の入力端へ
“０”信号が供給され、したがつて、インバータ
９９から“１”信号が出力され、オアゲート８８
を介してアドレスデータ発生回路５０の端子T₅
へ供給される。これにより、ゲート回路５３（第
７図）のエネーブル端子ENへ“０”信号が供給
され、ゲート回路５３からデータ「０」が出力さ
れる。すなわち、リズムスイツチ６２がオフ状態
にある間はシフトレジスタ５４の各ステージがい
ずれもクリア状態にある。

次に、操作者がリズムスイツチ６２をオン状態
とすると、リズムパターン発生回路６０において
リズムセレクタ６１の出力によつて決定されるリ
ズムに従つて８種類のリズムパルスが発生し、チ
ヤンネル信号CHに基づいて順次時分割で出力さ
れる。

いま、第１０図に示す時刻t₀₀においてチヤン
ネルカウンタ４１からチヤンネル信号CH「０」
が出力されたとすると、リズムパターン発生回路
６０からマラカス音のリズムパルスが出力され
る。ここで、このマラカス音のリズムパルスが時
刻t₀₀〜t₀₁の間“０”信号にあつたとすると、マ
ラカス音の形成は行われないが、“１”信号であ
つたとすると、以下に述べる過程により、マラカ
ス音の楽音形成が行われる。

すなわち、時刻t₀₀〜t₀₁においてリズムパター
ン発生回路６０から“１”信号が出力されると、
この“１”信号がオアゲート８７，８８を介して
アドレスデータ発生回路５０の端子T₅へ供給さ
れると共に、オアゲート８７を介してエンベロー
プジエネレータ５８の端子T₃へ供給される。ア
ドレスデータ発生回路５０の端子T₅へ“１”信
号が供給されると、インバータ５５（第７図）か
ら“０”信号が出力され、したがつてゲート回路
５３からデータ「０」が出力され、このデータ
「０」がシフトレジスタ５４の入力端へ供給され
る。このデータ「０」は時刻t₀₁におけるクロツ
クパルスφ₁によつてシフトレジスタ５４に読込
まれ、この読込まれたデータ「０」が次にチヤン
ネル信号CHが「０」となる時刻t₁₀〜t₁₁において
シフトレジスタ５４の出力側から出力される。そ
して、この出力されたデータ「０」が加算回路５
１の他方の入力端へ供給されると共に、アドレス
データADDaとして加算回路４８（第５図）の一
方の入力端へ供給される。この時、チヤンネル信
号CHは「０」状態にあり、したがつて、加算回
路４８の他方の入力端へは、スタートアドレスメ
モリ４７から波形メモリ４０の記憶エリア４０ａ
のスタートアドレスSTAD（すなわち、マラカス
音のスタートアドレス）のデータが供給されてい
る。この結果、加算回路４８からマラカス音のス
タートアドレスSTADのデータが出力され、ア
ドレスデータADDとして波形メモリ４０のアド
レス端子ATへ供給される。これにより、波形メ
モリ４０からマラカス音の最初の楽音データが出
力され、乗算回路８０の一方の入力端へ供給され
る。

一方、時刻t₁₀〜t₁₁において加算回路５１（第
７図）の他方の入力端へデータ「０」が供給され
ると、加算回路５１からデータ「１」が出力さ
れ、セレクタ５２の入力端子Ｂへ供給される。こ
の時、セレクタ５２のセレクト端子SAへは比較
回路４３がら“０”信号が供給されており、した
がつて、入力端子Ｂへ供給されたデータ「１」が
セレクタ５２から出力され、ゲート回路５３の入
力端へ供給される。この時、端子T₅へは“０”
信号が供給されており、ゲート回路５３のエネー
ブル端子ENへ“１”信号が供給されている。し
たがつてゲート回路５３が開状態にあり、セレク
タ５２から出力されたデータ「１」がシフトレジ
スタ５４の入力端へ供給される。そして、このデ
ータ「１」が時刻t₁₁においてシフトレジスタ５
４に読込まれ、次にチヤンネル信号CHが「０」
となる時刻t₂₀〜t₂₁においてシフトレジスタ５４
から出力される。この時刻t₂₀〜t₂₁において、ス
タートアドレスメモリ４７からはマラカス音のス
タートアドレスSTADのデータが出力される。
この結果、加算回路４８がらアドレスデータ
ADDとして、（マラカス音のスタートアドレス）
＋１なるデータが波形メモリ４０へ出力され、こ
れにより、波形メモリ４０からマラカス音の第２
番目の楽音データが読出される。

また、シフトレジスタ５４からデータ「１」が
出力されると、加算回路５１の出力がデータ
「２」となり、このデータ「２」がセレクタ５２
およびゲート回路５３を介してシフトレジスタ５
４の入力端へ供給される。そして、このデータ
「２」が時刻t₂₁においてシフトレジスタ５４に読
込まれ、次にチヤンネル信号CHが「０」となる
時刻t₃₀〜t₃₁においてシフトレジスタ５４から出
力される。

以下同様にして、チヤンネル信号CHが「０」
になる毎にマラカス音の楽音データが順次波形メ
モリ４０から読出され、乗算回路８０へ供給され
る。そして、時刻t_k0〜t_k1の間（チヤンネル信号
CH＝０）においてシフトレジスタ５４からマラ
カス音の相対リピートアドレスと同一のデータが
出力されたとする。この時、リピートアドレスメ
モリ４６からはマラカス音の相対リピートアドレ
スRPADaのデータが出力されており、したがつ
て、時刻t_k0〜t_k1において比較回路５７の両入力
端子Ａ、Ｂの各データが一致し、比較回路５７か
ら一致信号EQ₂（“１”信号）が出力され、エンベ
ロープジエネレータ５８の端子T₂へ供給される。
なお、この一致信号EQ₂の機能については後に説
明する。

以下、更に波形メモリ４０のマラカス音の楽音
データの読出しが進行し、そして、時刻t_n0〜t_n1
の間（チヤンネル信号CH＝０）においてシフト
レジスタ５４からマラカス音の相対エンドアドレ
スに等しいデータが出力されたとする。この時、
エンドアドレスメモリ４２からはマラカス音の相
対エンドアドレスENADaのデータが出力されて
おり、したがつて、比較回路４３の両入力端子
Ａ、Ｂのデータが一致し、比較回路４３から一致
信号EQ₁（“１”信号）がセレクタ５２（第７図）
の端子SAへ出力される。時刻t_n0〜t_n1において、
セレクタ５２の端子SAへ一致信号EQ₁が供給さ
れると、セレクタ５２の入力端子Ａへ供給されて
いる加算回路４５の出力（リピートデータRPD）
がセレクタ５２から出力される。ここで、時刻
t_n0〜t_n1（チヤンネル信号CH＝０）におけるリピ
ートデータRPDは、（マラカス音の相対リピートア
ドレス）＋（ランダムデータRD）であり、このリピートデータRPDがセレクタ５
２から出力され、ゲート回路５３を介してシフト
レジスタ５４の入力端へ供給される。そして、こ
のリピートデータRPDが時刻t_n1においてシフト
レズシタ５４に読込まれ、次にチヤンネル信号
CHが「０」となる時刻t_(n+1)0〜t_(n+1)1においてシ
フトレジスタ５４から出力される。以下、前述し
た場合と同様にして、チヤンネル信号CHが
「０」になる毎に波形メモリ４０からマラカス音
の楽音データ（この場合、第２図ロに示す１周期
部分Ｂの楽音データ）順次読出される。そして、
シフトレジスタ５４から再びマラカス音の相対エ
ンドアドレスと同一のデータが出力されると、再
びリピートデータRPDがシフトレジスタ５４に
読込まれ、以下、上記動作が繰返えされる。

一方、前述した時刻t₀₀〜t₀₁の間においてリズ
ムパターン発生回路６０から“１”信号が出力さ
れ、この“１”信号がオアゲート８７を介してエ
ンベロープジエネレータ５８の端子T₃へ供給さ
れると、インバータ９０（第８図）の出力が
“０”信号となり、この結果、アンドゲート９５，
９１の出力が共に“０”信号となる。この時、イ
ニシヤルクリア信号ICおよび一致信号EQ₂は共に
“０”信号にあり、したがつてオアゲート９３，
９２から“０”信号が出力され、シフトレジスタ
６５，６６の各入力端へ供給される。そして、こ
れらの“０”信号は各々時刻t₀₁においてシフト
レジスタ６５，６６内に読込まれ、時刻t₁₀〜t₁₁
の間（チヤンネル信号CH＝０）シフトレジスタ
６５，６６から出力される。シフトレジスタ６
５，６６から各々“０”信号が出力されると、オ
アゲート９４から“０”信号が出力され、したが
つて、インバータ９６から“１”信号が出力され
る。この結果、オアゲート回路７６からデータ
“11……11”（10進数の「１」）が出力され、端子
T₁を介して乗算回路８０の他方の入力端へ供給
される。この時、前述したように乗算回路８０の
一方の入力端へはマラカス音の最初の楽音データ
が供給されている。したがつて、乗算回路８０の
他方の入力端へデータ「１」が供給されると、乗
算回路８０から、（マラカス音の最初の楽音データ）×「１」なるデータが出力され、累算器８１へ供給され
る。以後、チヤンネル信号CHが「０」になる毎
にシフトレジスタ６５，６６から各々“０”信号
が出力され、したがつて、チヤンネル信号CHが
「０」になる毎に、乗算回路８０から、（マラカス音の楽音データ）×「１」なるデータが出力され、累算器８１へ供給され
る。

そして、時刻t_k0〜t_k1の間において、比較回路
５７から一致信号EQ₂（“１”信号）が出力され、
オアゲート９２（第８図）の一方の入力端へ供給
されると、オアゲート９２から“１”信号が出力
され、シフトレジスタ６６の入力端へ供給され
る。この“１”信号は、時刻t_k1においてシフト
レジスタ６６に読込まれ、時刻t_(k+1)0〜t_(k+1)1の間
（チヤンネル信号CH＝０）においてシフトレジ
スタ６６から出力される。以後、チヤンネル信号
CHが「０」になる毎にシフトレジスタ６６から
“１”信号が出力される。時刻t_(k+1)0〜t_(k+1)1にお
いてシフトレジスタ６６から“１”信号が出力さ
れ、この“１”信号がオアゲート９４を介してイ
ンバータ９６の入力端へ供給されると、インバー
タ９６の出力端から“０”信号が出力される。ま
た、シフトレジスタ６６から“１”信号が出力浮
され、この“１”信号がゲート回路７１のエネー
ブル端子ENおよびエンベロープメモリ７５のエ
ネーブル端子ENへ各々供給されると、ゲート回
路７１が開状態、エンベロープメモリ７５がエネ
ーブル状態となる。ところで、この時点において
シフトレジスタ７０からはデータ「０」が出力さ
れており、このデータ「０」がエンベロープメモ
リ７５のアドレス端子AT₁へ供給されている。
なお、シフトレジスタ７０内のデータが変化する
のは、以下に述べるように、この時点以降であ
る。また、エンベロープメモリ７５のアドレス端
子AT₂へはチヤンネル信号CH「０」が供給され
ている。したがつて、時刻t_(k+1)0〜t_(k+1)1の間にお
いてエンベロープメモリ７５がエネーブル状態に
なると、エンベロープメモリ７５から記憶エリア
７５ａ内のマラカス音の最初のエンベロープデー
タEDが読出され、オアゲート回路７６および端
子T₁を介して乗算回路８０の他方の入力端へ供
給される。

一方、シフトレジスタ７０から出力されたデー
タ「０」は加算回路６９の他方の入力端へ供給さ
れる。ところで、この時点（時刻t_(k+1)0〜t_(k+1)1）
において、最終アドレス検出回路７２の出力は
“０”信号にあり、したがつてインバータ７３か
ら“１”信号が発振器６８のエネーブル端子EN
へ出力されており、発振器６８において発生した
パルス信号が加算回路６９の一方の入力端へ供給
されている。ここで、時刻t_(k+1)0〜t_(k+1)1における
発振器６８の出力パルスが“０”信号にあるとす
ると、加算回路６９の出力はデータ「０」とな
り、このデータ「０」がゲート回路７１を介して
シフトレジスタ７０の入力端へ供給される。そし
て、このデータ「０」が時刻t_(k+1)1においてシフ
トレジスタ７０に読込まれ、時刻t_(k+2)0〜t_(k+2)1の
間（チヤンネル信号CH＝０）においてシフトレ
ジスタ７０から出力される。この時刻t_(k+2)0〜
t_(k+2)1の間においてシフトレジスタ６６の出力は
“１”信号にあり、したがつて前述した場合と同
様にエンベロープメモリ７５からマラカス音の最
初のエンベロープデータEDが読出され、乗算回
路８０へ供給される。以後、発振器６８の出力パ
ルスが“１”信号に立上るまでチヤンネル信号
CH「０」において上記動作が繰返えされる。

そして、発振器６８の出力パルスが“１”信号
に立上がると、加算回路６９においてシフトレジ
スタ７０の出力「０」に「１」が加算され、この
加算結果「１」がゲート回路７１を介してシフト
レジスタ７０の入力端へ供給され、シフトレジス
タ７０に読込まれる。以後、チヤンネル信号CH
が「０」になる毎にシフトレジスタ７０からデー
タ「１」が出力され、したがつて、エンベロープ
メモリ７５からマラカス音の第２番目のエンベロ
ープデータEDが読出され、乗算回路８０へ供給
される。そして、発振器６８の出力が再度“１”
信号に立上ると、加算回路６９からデータ「２」
が出力され、このデータ「２」がシフトレジスタ
７０に読込まれる。これにより、以後、チヤンネ
ル信号CH「０」においてマラカス音の第３番目
のエンベロープデータEDが読出され、乗算回路
８０へ供給され、以下、上記動作が繰返えされ
る。

このように、第８図に示すエンベロープジエネ
レータ５８は、チヤンネル信号CH「０」におい
て、エンベロープメモリ７５内のマラカス音のエ
ンベロープデータEDを、順次、クロツクパルス
φ、より遅い周期で読出し、乗算回路８０へ出力
する。このように構成している理由は、エンベロ
ープの変化を楽音データの変化ほど微細にする必
要がないからである。

そして、シフトレジスタ７０の出力（チヤンネ
ル信号CH＝０における出力）が順次増加し、シ
フトレジスタ７０からデータ“11……11”（最終
アドレス）が出力されると、最終アドレス検出回
路７２がこれを検出し、“１”信号をインバータ
７３の入力端へ供給する。これにより、発振器６
８のエネーブル端子ENへ“０”信号が供給さ
れ、発振器６８から“０”信号が加算回路６９の
一方の入力端へ供給され、シフトレジスタ７０の
入力端へデータ“11……11”が供給される。以
後、チヤンネル信号CH「０」になる毎に、シフ
トレジスタ７０からデータ“11……11”が出力さ
れ、したがつて、エンベロープメモリ７５の記憶
エリア７５ａの最終アドレス内のデータ「０」が
あ乗算回路８０へ供給される。そして、この状態
が、チヤンネル信号CH「０」においてリズムエ
パターン発生回路６０から次の“１”信号が出力
されるまで、すなわち、マラカス音の次のリズム
パルス（“１”信号が）リズムパターン発生回路
６０から出力されるまで続く。

このように、チヤンネル信号CH「０」におい
てリズムパターン発生回路６０から“１”信号が
出力され、この“１”信号がエンベロープジエネ
レータ５８の端子T₃へ供給されると、エンベロ
ープジエネレータ５８からデータ「１」が出力さ
れ、乗算回路８０の他方の入力端へ供給される。
この状態は比較回路５７から一致信号EQ₂（“１”
信号が出力されるまで続く。この間、波形メモリ
４０からは、マラカス音の楽音波形の立上り部Ａ
（第２図ロ参照）の楽音データが読出され、乗算
回路８０へ順次出力される。そして、比較回路５
７から一致信号EQ₂が出力されると、以後、エン
ベロープメモリ７５内のマラカス音のエンベロー
プデータEDがクロツクパルスφ₁より遅い周期で
読出され。順次乗算回路８０へ供給される。この
間、波形メモリ４０からはマラカス音の楽音波形
の１周期部分Ｂ（第２図ロ参照）の各楽音データ
が繰返し読出され、乗算回路８０へ出力される。
ここで、繰返し読出される１周期部分Ｂの先頭の
アドレス（リピートアドレス）が、ランダムデー
タRDによつて繰返しのたびに変更（アドレス修
飾）される。そして、エンベロープメモリ７５の
記憶エリア７５ａの最終アドレス内のデータ
「０」が読出されると、以後、このデータ「０」
が連続して乗算回路８０へ供給される。なお、デ
ータ「０」が乗算回路８０へ供給されている状態
においてマラカス音の楽音発生が行われないこと
は勿論である。

以上がチヤンネル信号CH「０」における第５
図に示す回路の動作である。このような動作はチ
ヤンネル信号CHが「１」、「２」……「７」にお
いても各々行われ、この結果、チヤンネル信号
CH「１」においてはコンガ（高）音の楽音デー
タが、チヤンネル信号CH「２」においてはコン
ガ（低）音の楽音データが、……、チヤンネル信
号CH「７」においてはシンバル(2)音の楽音デー
タが各々乗算回路８０から出力される。そして、
出力された各楽音データは累算器８１によつて累
算され、Ｄ／Ａ変換器８２によつてアナログ信号
に変換され、増幅器８３を介してスピーカ８４へ
出力される。

なお、上述した実施例においては、相対リピー
トアドレスRPADaをランダムデータRDによつ
てアドレス修飾しているが、この理由は次の通り
である。すなわち、１周期部分Ｂを波形メモリ４
０から繰返し読出す場合に、相対リピートアドレ
スRPADaのみに基づいて読出すと、再生楽音波
形に規則性が生じ、この結果、特にシンバル音の
ようにノイズ系の楽音の場合は、再生楽音が自然
楽器の楽音と異なるものとなつてしまう。そこで
この実施例においては、相対リピートアドレス
PRADaをランダムデータRDによつてアドレス
修飾し、これにより再生楽音波形の規則性を除去
して再生楽音をより自然楽器の楽音に近ずけてい
る。

以上詳述したように、この発明によれば楽音波
形の一部（小振幅部分）を予めＫ倍にして波形メ
モリに記憶させ、楽音形成時においては前記波形
メモリから読出した楽音波形の一部を１／Ｋにし
て楽音形成を行うようにしたので、波形メモリの
容量を大きくせず、したがつて低コストで、か
つ、楽音波形の小振幅部分についても充分な分解
能を得ることができる効果があり、特に打楽器音
のように急激に減衰する楽音の形成に用いて好適
である。

【図面の簡単な説明】

第１図はこの発明の第１の実施例の構成を示す
ブロツク図、第２図イは楽音波形の一例を示す波
形図、同図ロはイに示す楽音波形の部分ＤをＫ倍
にした波形を示す図、第３図はこの発明の第２の
実施例の構成に示すブロツク図、第４図はエンベ
ロープ波形の一例を示す図、第５図はこの発明の
第３の実施例の構成を示すブロツク図、第６図〜
第８図は各々第３の実施例における波形メモリ４
０、アドレスデータ発生回路５０、エンベロープ
ジエネレータ５８の詳細を示すブロツク図、第９
図は第８図におけるエンベロープメモリ７５の詳
細を示す図、第１０図イ，ロは各々第５図におけ
るクロツクパルスφ₁およびチヤンネル信号CHを
示すタイミングチヤートである。１，１５，４０……波形メモリ、７……係数メ
モリ、８，８０……乗算回路、１９，５８……エ
ンベロープジエネレータ。

Claims

【特許請求の範囲】

１振幅エンベロープが徐々に変化する楽音に対
応して複数周期分の楽音波形をデイジタルデータ
で波形メモリに記憶させ、この記憶させた楽音波
形を読出して楽音を形成する楽音形成方法におい
て、前記振幅エンベロープが徐々に変化する楽音
の小振幅部分に対応する楽音波形部を予めＫ倍に
して前記波形メモリに記憶させ、楽音形成時にお
いては前記波形メモリから読出した前記小振幅部
分に対応する楽音波形部を１／Ｋにして楽音形成
を行うことを特徴とする楽音形成方法。