JPS61252591A - 電子楽器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電子楽器に係るものであり、特にメモリ等に格
納された波形データを読み出すことによって楽音を発生
するものに関する。

（従来の技術） 近年電子楽器はデジタル信号処理技術の導入により高度
な音づくりが可能となった。これにより、たとえばピア
ノ、チェンバ口といった自然楽器に非常によく似た音色
を発生することも容易となったが、一方向然楽器は通常
音域によって音色が異なるという特徴があり、電子楽器
にて自然楽器音を発生する場合にもやはり音域によって
音色を変化させなければ不自然な感じを与えることにな
る。

第１４図に、メモリを読み出すことにより楽音を発生す
る電子楽器におけるメモリの構成図を示す。

従来は第１４図に示すような構成で上記に示すような音
域による音色の変化を与えていた。即ち、第１４図にお
いて、波形データ（１）〜（Ｙ）は楽音の波形を表わす
データである。制御データ（１）〜（Ｙ）：よ波形デー
タを読み出す際にどのように波形データを読み出すかを
表わすデータである。先頭アドレス１２８ワードはＹ組
の波形データ、制御データの先頭アドレスを表わす。こ
の先頭アドレスは鍵盤上の８鍵に対して１対１で対応さ
れており、例えばＣ３の鍵が押圧されたとすると、Ｃ３
に対応する先頭アドレスを読み取り、読み取られた先頭
アドレスに対応する波形データ、制御データに基づいて
楽音を発生するものである（例えば特願昭５８−１１８
５９号）。

（発明が解決しようとする問題点） しかしながら上記のような構成では、例えば波形データ
（１）と（２）が全く同じデータでよいが、各々に対応
する制御データ（１）、　（２）の内容が異なるといっ
た場合であっても同じ内容の波形データを２組用意する
必要がある。このためかなり冗長なデータを有すること
になりメモリサイズが増加するという問題点を有してい
た。

本発明は上記問題点に鑑み、冗長なデータを有すること
なく楽音のデータを格納した電子楽器を提供するもので
ある。

（問題点を解決するための手段） 上記問題点を解決するために、本発明は、次のような特
徴をもつデータバンクと楽音発生部を有している。即ち
、データバンクは、波形データと、該波形データのアド
レスを含む第１のデータと、該第１のデータのアドレス
を含む第２のデータとが格納されるものである。そして
、楽音発生部は、少なくとも音色選択データと音程デー
タとを含む演奏データを受取り、上記データバンクから
該音色選択データと該音程データの全部又は一部をアド
レスとして該当する第２のデータを読み出し、上記デー
タバンクから該第２のデータの全部又は一部をアドレス
として該当する第１のデータを読み出し、上記データバ
ンクから該第１のデータの全部又は一部をアドレスとし
て該当する波形データを読み出し、該波形データに上記
演奏データに基づく処理を施して楽音信号を発生するも
のである。

（作用） 本発明は上記した構成によって、押鍵により、音色選択
データ及び音程データで波形データ及び制御データの各
々のアドレスを格納しであるデータのアドレス即ちヘッ
ダアドレスデータ１（ＡＤを読み出し、次いでヘッダア
ドレスデータ）ＩＡＤに基づいて波形データ及び制御デ
ータを読み出す、故にある音色においては波形データ１
と制御データ１を、他のある音色においては波形データ
１に対して制御データ２を用いるという場合においても
ヘッダアドレスＨＡＤの値を変えておけば従来例のよう
に波形データを２組設ける必要がなく、メモリの増加を
防ぐことができる。

（実施例） 以下図面に基づき本発明の一実施例を説明する。

第１図は本発明による情報処理装置を電子楽器に用いた
場合のブロック図である。この第１図を説明すると、１
−１は鍵盤である。ｌ−２はタブレットであり、本電子
楽器より出力される楽音の音色の選択を指示する操作部
である。１−３は効果スイッチであり、楽音に対する各
種の効果の制御、例えばヴイブラート、トレモロ等の効
果のオン・オフを指示するスイッチである。１−４はマ
イコン（マイクロコンピュータ）であり、例えばインテ
ル社のマイコン８０４９等が相当する。１−５は楽音発
生部であり、マイコン１−４より与えられた制御信号に
基づいて波形演算、周波数演算を行う。１−６はデータ
バンクであり、楽音発生部１−５にて使用する波形デー
タやエンベロープデータが格納されているＲＯＭ　（読
出専用メモリ）である。１−７はフィルタであり、楽音
発生部１−５より出力される楽音信号の折り返しノイズ
を除去する。１−８はスピーカである。

次に第１図（イ）に示す電子楽器の動作を説明する。マ
イコン１−４は内部に予め書き込まれた命令に従って、
鍵盤１−Ｌタブレット１−２、効果スイッチ１−３の状
態を順次検索する。またマイコン１−４は鍵盤１−１に
おける鍵の０Ｎ１０ＦＦの状態に基づいて押圧されてい
る鍵のコードを楽音発生部１−５の複数のチャンネルに
割り当てる割り当て信号を送出するとともに、タブレッ
ト１−２、効果スイッチ１−３の状態に応じて制御デー
タを送出する。楽音発生部１−５においては、マイコン
１−４より送出される割り当て信号及びその他の制御信
号を内部のレジスタに取り込み、これらの信号に基づい
てデータバンク１−６より必要な波形データ、エンベロ
ープデータを読み出しながら楽音信号の合成を行う。こ
の楽音発生部１−５において合成された楽音信号は、フ
ィルタ１−７を通してスピーカ１−８へと送られ楽音を
発生する。

第１ｔｌ（ロ）にマイコン１−４より楽音発生部１−５
へデータを転送する場合のタイミング図を示す、また、
第１表にマイコン１−４より楽音発生部１−５へ送出す
るデータの内容を示す、第１表において、ＮＯＤはノー
トオクターブデータであり、ノートデータＮＤとオクタ
ーブデータＯＣＴ及びキーオンデータにｏｎより成って
いる。その具体的な内容は第２表にＮＯＤのビット構成
が示してあり、第３表にノートデータＮＯと音名との対
応が示してあり、第４表にオクターブデータＯＣＴと音
域との対応が示しである。即ち仮に楽音発生部１−５に
対しＧ＃というノートの第６オクターブの音（以下Ｇ＃
６と略す）をチャンネル１より出力したい時には第１図
（ロ）におけるアドレスとして０００００００１　、デ
ータとして１００１１１１０をマイコン１−４より送出
することになる。

次に、ＰＤＯはピッチデチューンデータであり調律をず
らすための８　ｂｉｔのデータである。ＰＤＤは２の補
数表示己て表されており、可変範囲は−１２８〜＋１２
７の２５６通りである。　ＲＬＤはリリースデータで、
キーオフ後の減衰特性を制御する４　ｂｉｔのデータで
ある。　ＶＯＬはボリュームフラグであり、このビット
を”１”にすると後述のボリュームデータＶＬＤに応じ
て楽音発生部１−５からの楽音信号の出力レベル制御を
可能にするものである。ＤＭＰはダンパフラグであり、
ピアノタイプエンベロープの場合のキーオフ後の減衰を
急速な減衰にせしめるフラグであり、ＤＭＰ＝４の時に
機能する。ＳＱＬはソロフラグであり、他のチャンネル
と同音名の楽音がアサインされた時にそのチャンネルの
発生している楽音とこれから発生しようとしている楽音
の位相特性を合わすか否かを選択するフラグであり、５
ＱＬ＝１の時には位相合わせをキャンセルする。

ＴＡＢはタブレットデータであり、第１図におけるタブ
レット１−２により指定されるデータがこの５ｂｉｔに
入る。ＰＥはピッチエクステントフラグで、このビット
をｏｓ　１　ｒｅにしたチャンネルにはピッチエクステ
ントがかかる。　ＶＬＤはボリュームデータであり、前
述のボリュームフラグＶＯＬとともにチャンネルから出
力される楽音のレベルを８　ｂｉｔの細かさで制御する
。なお、これら一連のデータはすべてチャンネルごとに
独立に設定できるものである。

次に、楽音発生部１−５における演算シーケンスについ
て説明する。

第５表及び第６表に楽音発生部１−５の演算シーケンス
を示す。本楽音発生部１−５においては、短い演算サイ
クルでより多くのデータ処理を行うために演算シーケン
スがイニシャルモード、ノーマルモードの２つのモード
を有し、更に上記両モードがそれぞれロングシーケンス
、ショートシーケンスに分かれている。また、イニシャ
ルモードショートシーケンス及びノーマルモードロング
シーケンスはそれぞれＥＶＥＮ、　ＯＤＤの２つの状態
を有している。

イニシャルモードはマイコン１−４が楽音発生部１−５
に対して新たな楽音の発生を命令した際に楽音発生部１
−５におけるマイコン１−４より指定されたチャンネル
について種々のレジスタ等の初期設定を行うモードであ
りロングシーケンスより開始され、ショートシーケンス
を２回行った後ノーマルモードに入る。このイニシャル
モードにおける２回のショートシーケンスについて１回
目がＯＤＤ、２回目がＥＶＥＮのショートシーケンスと
なる。このイニシャルモード終了後、ノーマルモードに
移るが、ショートシーケンス６回の後ロングシーケンス
１回がくることになる。

本実施例では各チャンネル毎に、独立した２系統の波形
と独立した２系統のエンベロープとを掛は合おせるよう
になっており、更にピッチの細かな調整機能をも有して
いるが、これらの演算処理を時分割で８チャンネル分行
うためには多大な演算ステップが必要となる。そこで短
いサイクルで演算しないといけないものをショートシー
ケンスとし、演算頻度の低いもの、つまり長いサイクル
で演算してもよいものをロングシーケンスとする。

そしてショートシーケンスの間にロングシーケンスを挿
入することにより演算の効率化を図っている。

第１図（ハ）にショートシーケンス、ロングシーケンス
のタイミング図を示す。第１図（ハ）に示すとおり、シ
ョートシーケンス（０）〜（１０）の１１のタイムスロ
ットより成っており、ロングシーケンスは（１１）〜（
１９）の９のタイムスロットより成っている。個々のタ
イムスロットは２５０ｎｓであり、４分割されてψ１．
ψ３のノンオーバーラツプの２相クロツクとともに全体
のシステムが動作している。

ショートシーケンスとロングシーケンスの関係は、ショ
ートシーケンスがチャンネル０からチャンネル７まで８
回くり返されるごとに１チャンネル分のロングシーケン
スが入る。故に、例えばチャンネル３のショートシーケ
ンスは１１Ｘ８＋９の９７タイムスロツトごとに１回、
ロングシーケンスは９７×８の７７６タイムスロツトご
とに１回の割で現われることになる。更に、ノーマルモ
ードのロングシーケンスにはＥＶＥＮとＯＤＤの２つの
状態があるため、７７６Ｘ２の１５５２タイムスロツト
を周期としてシステムが動作しているものである。

次に、第５表及び第６表に基づいて個々の演算シーケン
スについて説明する。前述のように、楽音発生部１−５
は新たな押鍵によりイニシャルモードロングシーケンス
より開始するようになっているのでイニシャルモードロ
ングシーケンスよりタイムスロット別に説明を行う。

加算部 （１３）　ＰＤＤ　＋　ＰＥＤ　−＋　ＰＤＲ（１５）
　　　Ｏ→ＴＲＩ （１６）　　　Ｏ→ＴＲ２ （１７）０→ｚＲ１ （１８）　　　０　　　→ＺＲ２ タイムスロット（１３）の意味するところは、　ＰＤＤ
というレジスタの内容とＰＥＤというレジスタの内容を
加算してＰＤＲというレジスタに格納するということで
ある。タイムスロット（１５）〜（１８）は、ＴＲＩ。

ＴＲ２，ＺＲＩ、　ＺＲ２というレジスタに０を書き込
むということである。

ｆ二５　／’　−弓」１１１に皿 （１２）　　　　ｌ１ｌＴＤ　−＊　ＨＡＤ　　−’）
　ＨＡＤ（１４）　　　　　ＨＡＤ　−＋　Ｃ０ＮＴ　
４　Ｃ０ＮＴ、　ＤＩＦＩ（１６）　〜（１７）　ＨＡ
Ｄ　−）　ＳＴＥ　　＋ＥＡＲＩこれらの意味するとこ
ろは、左端にあるデータ（例えばタイムスロット（１４
）ならばＨＡＤというデータ）をアドレスとしてデータ
バンク１−６より中央に記載のＣ０ＮＴというデータを
読み出し、右端にある名前のレジスタＣ０ＮＴ及びＤＩ
ＦＩに格納するということである。

（１）　　ＰＤＲ＋　　ＪＤ　　　Ｌ、Ｂ、　　；　　
Ｏ−）　ＥＲ２／１（３）　　ＯＲＧ　　＋　　ＯＣＴ
　　＋　　１　−＋　　ＷＢ２　−’）　　ΔＷＡＲ（
４）　　Ｄ、Ｂ、　＋　ＥＡＲＩ　→ＥＡＲ２（６）Ｏ
→り旧 （８）０　　　　　→　ＥＲＩ （９）　　　　　　Ｏ−＋ＷＥ２ （１０）　　　　　Ｏ−４ｗＥｔ、　ｗｎｚタイムスロ
ット（１）におけるＯ→ＥＲ２／　１はショートシーケ
ンス１回目即ち０００時にはＥＲ２，２回目即ちＥＶＥ
Ｎ時にはＥＲＩというレジスタにＯを書き込むことを意
味する。またり、Ｂ、とは、ＰＤＲ＋　ＪＤの演算結果
をレジスタに格納せずに、Ｌバス（後述）を介して乗算
部（後述）に送出することを意味する。タイムスロット
（３）においては、演算結果を一度ＷＥ２というレジス
タに格納した後デコードしてΔＷＡＲに格納することを
意味する。タイムスロット（４）におけるり、Ｂ、は、
後述のデータバンク読み出し部によって得られる値をレ
ジスタ等を介さずＤバス（後述）を介して加算器に送出
することを意味する。

逮Ｊ１漿 上記のＣ０８，は、加算部にて得られた結果をレジスタ
を介さずに乗算部に直接入力することを意味しこの場合
においてはタイムスロット（１）にて得られたＰＤＲ十
ＪＤの演算結果を意味する。

データバンク　み出し部 （１）　　　　Ｉ（Ａｎ→ΔＳＴＦ！→Ａ、Ｂ。

（３）〜（４）　ＥＡＲＩ／２→Ｅ１／２→ΔＴｌ／２
．ΔＥｌ／２゜Δｚ１／２ （６）〜（７）　ＨＡＤ　−）　ＳＴＶ／ΔＳＴＷ　−
＋　５ＴＩＩ／ＷＡＲここでタイムスロット（１）のＡ
、Ｂ、は、データバンク読み出しによって得られた値を
レジスタ等を介ざすに直接加算部のへ入力へ入力するこ
とを意味する。また、タイムスロット（６）〜（７）の
ＳＴＩ＋Ｉ／ΔＳＴＷ　−＋　５ＴＩＩ／ＷＡＲは、シ
：Ｉ　−トン−ケンス１回目即ちＯＤＤ時にはＳＴＷと
いうデータを読み出してＳＴｗというレジスタに格納し
、２回目即ちＥＶＥＮ時にはΔＳＴＷというデータを読
み出してＷＡＲというレジスタに格納することを意味す
る。

次にノーマルモードについて説明する。

ノーマルモードショートシーケンス 第６表において中部のついている箇所は、ノートクロッ
クが発生した後の最姑のショートシーケンスのみでその
演算が行われるものであり、この動作を制御するフラグ
を計算要求フラグＣＬＲＱと呼ぶことにする。

加Ｊ１罷 （１）　　ＷＥＺ　＋　Ｉ／Ｅｌ　　　　　　−＊　Ｌ
、Ｂ。

（２）　５ＴＩＩ　＋ＷＡＲ４１）、Ｂ、　、　Ｂ、Ｂ
。

（３）　　ＺＲＩ　　＋　Δ２１　　　　　→ＺＲＩ（
４）　　ＤＩＦＩ　＋　Ｃ，Ｂ、　　　　→Ｄ、Ｂ。

（５）　　ＥＲＩ　　＋　ΔＥｌ　　＋　Ｃｉ　４　Ｅ
ＲＩ（６）　ＺＲ２＋ＡＺ２　　４　ＺＲ２（７）　　
　ＷＡＲ＋　　ＡＷＡＲ−＋　ＷＡＲ傘（８）　　ＦＲ
２＋　ΔＥ２　　＋　　Ｃｉ　−＊　　ＦＲ２（９）　
　　ＦＲ十　ＣＤＲ→　ＣＤＲ傘ここで、タイムスロッ
ト（１）のり、Ｂ、は、演算結果をレジスタを介さず直
接乗算部へ入力することを意味する。タイムスロット（
２）のり、Ｂ、、　Ｂ、Ｂ、は同様に演算結果を直接デ
ータバンク読み出し部及び゛加算部のＢ入力へ入力する
ことを意味する。タイムスロット（４）におけるＣ、Ｂ
、は、加算部の演算結果をレジスタを介さずに直接入力
することを意味し、この場合はタイムスロット（２）に
おけるＳＴＷ　＋　ＷＡＲの演算結果が入力される。ま
た、Ｄ、Ｂ。

はその演算結果を直接データバンク読み出し部へ入力す
ることを意味する。タイムスロット（５）及び（８）の
Ｃｉは、それぞれタイムスロット（３）及び（６）にお
ける演算のくり上り（キャリー）を加えるという意味で
ある。

鬼豆皿 （１）　〜（３）　　Ｉｎ２　＋　　ＦＲ２→ＩＩＥ２
＊（４）〜（６）　　Ｃ，Ｂ、　　Ｘ　　ＣＮ　　→　
（［１ＡＣ）（７）　〜（９）　　ＷＲＩ　　Ｘ　　Ｅ
ＲＩ　　−＋　　ｗ８１にこで、タイムスロット（４）
〜（６）のＣ，Ｂ、とは加算部の出力をレジスタ等を介
さず直接乗算部へ入力することを意味する。この場合は
、タイムスロット（１）のＷＥＺ　＋ｖＥＩの演算結果
に相当する。また（ＤＡＣ）とあるのは、この演算結果
をＤＡＣ（ＤＡコンバータ：後述）に入力することを表
す。

データバンク　み出し部 （４）　〜（５）　　　Ｃ，Ｂ、　　−＋　　Ｍｌ　　
−＋　　ＷＲＩ傘（７）　〜（８）　　　Ｃ，Ｂ、　　
→　１１　−＋　　ＶＨ２傘ここで、タイムスロット（
４）〜（５）のＣ，Ｂ、は加算部の演算結果を直接デー
タバンク読み出し部へ入力してデータバンク１−６のア
ドレスとすることを意味し、゛この場合は加算部におけ
るタイムスロット（２）のＳＴＶ　＋　ＷＡＲの演算結
果に相当する。タイムスロット（７）〜（８）のｃ、８
．も同様にタイムスロット（４）（７）ＤＩＦＩ　＋　
（ＳＴＩｉｌ　＋　ＷＡＲ）（７）？ｉｉｊ算結果４．
ｍ相当する。

（１３）ΔＴｌ／２　＋ＴＲＩ／２　　　　→ＴＲＩ／
２（１４）　　ＰＤＲ＋　ＪＤ　　　　　　　　　　−
＋Ｌ、Ｂ。

（１５）　　ΔＥＡＲＩ／２　＋　ＥＡＲＬ／２　＋　
Ｃｉ　４　ＥＡＲＩ／２（１６）　　ＰＤＤ　＋　ＰＥ
ＮＤ　　　　　　　　　　−＊　ＰＤＲここで、タイム
スロット（１４）のり、Ｂ、は、加算部の演算結果即ち
ＰＤＲ＋　ＪＤの値をレジスタを介さず直接乗算部へ入
力することを意味する。タイムスロット（１５）のＣｉ
はタイムスロット（１３）の演算を行った結果生じるく
り上り（キャリー）を意味する。

ここで、Ｃ，Ｂ、は加算部における演算結果をレジスタ
を介さず直接乗算部へ入力することを意味し、この場合
は加算部タイムスロット（１４）におけるＰＤＲ＋　Ｊ
Ｄの演算結果が入力される。

データバンク読み【し く１４）〜（１５）　　ＥＡＲ２／１−＋　Ｒ２／１→
ΔＴ２／１゜ΔＥ２／１．　Δ２２／１ ここで、２／１というのは、奇数回目、即ち０００時に
は２（例えばＲ２／１ならばＲ２）、偶数回目、即ちＥ
ＶＥＮ時には１（同Ｅｌ）　トなルコトを意味し、ＥＶ
［ｌ！Ｎ、ＯＤＤで別のデータを読み出し、別のレジス
タへ格納することを意味する。

第２図は第１図（イ）における楽音発生部１−５の詳細
な図である。まずこの図を用いて各ブロックの機能の概
略を説明すると、２−１はマスタクロックであり、ここ
ではｆ　＝　８．０００９６ＭＨｚのものを用いている
。２−２はシーケンサ（以下ＳＥＱと称す）であり。

マスタクロック２−１によるクロック信号を分周し、楽
音発生部１−５全体におけるシーケンス信号（以下ＳＱ
倍信号称す）及び各種制御信号を発生する。２−３はマ
イコンインターフェース部（以下ＵＣＩＦと称す）であ
り、第１表にて示される各種データをマイコン１−４が
楽音発生部１−５とは非同期で送出しているが、このデ
ータを取り込み、ＳＥＱにより発生されるＳＱ倍信号の
同期をとる回路である。更にフラグにｏｎによりイニシ
ャルモード、ノーマルモードのモード切りかえを指示す
るフラグＩＮＩを発生する。

２−４は比較レジスタ部（以下ＣＤＲと称す）であり、
前記演算シーケンスで示したレジスタＣＤＲ８チャンネ
ル分とマスタクロックを順次分周して得たｌＯビットの
分周信号とを比較し、８チャンネル分のノートクロック
と計算要求フラグＣＬＲＱを発生する。

２−５はランダムアクセスメモリ部（以下メモリと称す
）で、楽音発生部１−５内で行われる種々の演算結果を
記憶する。２−６はフルアダ一部（以下ＦＡと称す）で
あり、各種データの加算を行う１６ビツトのフルアダー
を内蔵している。２−７は乗算部（以下ＭＰＬＹと称す
）であり、 （２の補数の１２ｂｉｔ）　Ｘ　（絶対値１０ｂｉｔ）
の演算を行う乗算器を有している。２−８はデジタルア
ナログコンバータ（以下ＤＡＣと称す）であり。

ＭＰＬＹ２−７より出力されるデジタルの楽音データを
アナログの楽音データに変換する。２−９はアナログバ
ッファメモリ部（以下ＡＢＭと称す）で、ＤＡＣ２−８
よりマシンサイクル周期で発生される楽音データをＣＤ
Ｒ２−４により発生されるノートクロツタによる音程同
期への変換を行う。ＡＢＭ２−９の機能及び構成は特開
昭５９−２１４０９１号公報に示されているアナログバ
ッファメモリと同様のものである。　２−１０は入出力
回路部（以下Ｉ１０と称す）であり、データバンク１−
６ヘアドレス信号を送出し、そのアドレス信号に対応し
た波形データ、エンベロープデータの読み出しを行い、
必要に応じて読み出したデータのデータ変換を行う。２
−１１はマトリックススイッチ部（以下ＭＳｗと称す）
であり、ＵＣＩＦ２−３、ＣＤＲ２−４、メモリ２−５
に接続された横方向のパスライン（ＨＡ　。

ＨＢ、　ＨＣ，ＨＤ、　ＨＥ、　ＨＬの各バス）とＦＡ
２−６、ＭＰＬＹ２−７、Ｉｌｏ　２−１０へ接続され
ている縦方向のパスライン（Ａ、Ｂ、Ｃ，Ｄ、Ｌの各バ
ス）とを、ＳＱ倍信号応じて接続する回路である。これ
らの回路により第５表及び第６表に示す演算シーケンス
を実行するものである。

次に個々のブロックについて説明する。

第４図は第２図における５ＥＱ２−２の詳細図である。

４−１はカウンタであり、マスタクロックを分周し。

第１図（ハ）に示す種々のタイミング信号を発生する。

ＴＳは第１図（ハ）におけるタイムスロットを表す信号
であり、ＣＨＣはチャンネルコードであり、第１図（ハ
）におけるチャンネルの番号を表わす信号である。ＥＶ
は演算シーケンスにおけるＯＤＤ、ＥＶＥＮを表す信号
であり、ＥＶ＝ＯはＯＤＤ、　ＥＶ＝　１はＥＶＥＮを
意味する。４−２はＳＱＲＯＭ　（シーケンＸＲＯＭ）
ｔ”ある。５０８０Ｍ４−２のアドレス入力にはタイム
スロットを表す信号ＴＳとフラグＩＮＩが入力されてお
り、これらの入力に基づいて各々のタイムスロットにお
ける各種制御命令を発生している。４−３は論理ゲート
であり、５０８０Ｍ４−２による出力を各種フラグ及び
計算要求フラグＣＬＲＱ等で更に制御して、　ＳＱ倍信
号演奏情報、効果スイッチ１−３等の指示に従って。

各機能ブロックが各タイムスロット毎にどのように動作
すべきかを指示する信号；図中ではＳＱと略記）を発生
する。

第５図はＵＣＩＦ２−３の詳細図である。第５図におい
て、５−１はラッチであり、第１図におけるマイコン１
−４より与えられるＡ／Ｄ　Ｏ〜７をＡＬＥによりラッ
チする。Ａ／Ｄ　Ｏ〜７とＡＬＥの関係は第１図（ロ）
に示すとおりであるので、ラッチ５−１には第１表に示
すところのアドレスがラッチされる。５−２はラッチで
あり、マイコンｌ−４より与えられるＡ／ＤＯ〜７を豐
によりラッチする。Ａ／Ｄｏ〜７と盟の関係は第１図（
ロ）に示すとおりであるのでラッチ５−２には第１表に
示すところのデータがラッチされる。５−３はラッチで
あり、豐によって制御されラッチ５−１の出力をラッチ
する。このようにアドレスを２段でラッチするのは、Ａ
ＬＥが豐に無関係に周期的に′１”になるからであり、
このようにアドレスを２段でラッチすることにより費に
よる新たなデータの書き込みを行うまでラッチ５−３、
ラッチ５−２にはそれぞれアドレス及びデータが格納さ
れることになる。５−４は１ワード８ビツトのＲＡＭで
あり、Ａはアドレス入力、ＯＥは出力制御端子であり、
データ端子りはＨＥババス接続されている。ここで、０
Ｅ＝１となるとＡ入力で与えられたアドレスのデータを
Ｄ端子より出力する。またＷＥは書き込み制御端子で、
ＶＥ＝１の時にＤ端子に与えられているデータを六入力
で与えられたアドレスに書き込む。ＯＥ、　ＷＥはＳＱ
倍信号より制御されている。ＲＡＭ５−４には第１表に
て示した各種データ（ＮＯＤ、ＰＯＤ、　ＲＬＤ　−Ｖ
ＯＬ　−ＤＭＰ　−ＳＱＬ、　ＴＡＢ　−ＰＥ、　ＶＬ
Ｄ）及びコントロールデータＣ０ＮＴ（データバンクよ
り書き込む。詳細は後述）、ピッチデータレジスタのデ
ータＰＤＲがそれぞれ８チャンネル分格納されている。

５−５はセレクタであり、マイコン１−４の指定するア
ドレスと、ＳＱ倍信号指定するアドレスを。

別のＳＱ倍信号用いて選択出力し、ＲＡＭ５−４の六入
力に与えるものである。５−６は信号処理器であり、Ｈ
Ｅババス接続され、バス上のデータを取り込み各種フラ
グ信号を発生する。また、マイコン１−４より送出され
たリリースデータＲＬＤ４ビットに応じた１６とおりの
リリース用エンベロープデータを発生してＨＥババス送
出する。５−７はゲートであり、ＳＱ倍信号応じてラッ
チ５−２の出力、つまりマイコン１−４からのデータを
ＨＥババス上送出する。

次にＵＣＩＦ２−３の動作を説明する。

第１表に示すようなデータが第１図（ロ）に示すタイミ
ングでマイコン１−４より与えられたとし、仮にアドレ
スが０５１１データが８９１６即ちチャンネル５にＦ＃
１の押鍵を指示したとすると、先ずＡＬＥ信号によりラ
ッチ５−１にアドレスがラッチされ、次いで盟信号によ
りラッチ５−２にデータがラッチされると同時に、ラッ
チ５−３にアドレスがラッチされる。次いで所定のタイ
ミングでセレクタ５−５がラッチ５−３の出力をセレク
トし、同時にゲート５−７が開き、ＲＡＭ５−４のＷＥ
に書き込み信号が与えられる。この書き込み信号により
ＨＥババスはラッチ５−２にラッチされたデータ即ちマ
イコン１−４が書き込もうとしたデータ即ち８９１６が
与えられ、ＲＡＭ５−４のＡ入力にはラッチ５−３の出
力である０５１６が与えられるので、ＲＡＭ５−４のア
ドレス０５１６番地に８９□、というデータが書き込ま
れる。このようにして第１表に示した各種データがＲＡ
Ｍ５−４に書き込まれる。

第１表ニ示ストオリ、ＲＡＭ５−４ニはＶＯＬ’７ラグ
、ＰＥフラグ等のフラグ類が書き込まれているが、これ
らのフラグ類はＨＥパスを介して信号処理器５−６へ送
出し、ここで一旦ラッチした後使用している。

第６図はＣＤＲ２−４の詳細図である。６−１はマスタ
クロックを入力とした１０ビツトの分局器である。

６−２は比較器付ＲＡＭ（以下ＣＤＲＡＭと称す。）で
あり、１ワード１３ビツトで８ワードを有する。各ワー
ドのうち上位１０ビツトには比較器が設けてあり、端子
Ｔより入力される分局器６−１による分局データとの比
較が行われ、１０ビツトすべてが一致すると端子Ｃより
一致パルスが出力される。ＯＥ、　ＴｄＥ、Ａ。

Ｄの機能は前述のＲＡＭ５−４と同じである。６−３は
デコーダであり、Ａ入力、ＥＮ入力とＤ出力の関係は第
８表に示すとおりである。６−４〜６−１１はＲＳラッ
チであり、Ｓ入力に正のパルスが加わるとＱ出力が１”
に、Ｒ入力に正のパルスが加わるとＱ出力が０”になる
、　ＲＳラッチ６−４はチャンネルＯ，ＲＳラッチ６−
５はチャンネル１、・・・・・・の一致パルスがＳに与
えられる。６−１２はセレクタであり、Ａ入力に与えら
れた８信号からチャンネルコードＣＨＣ３ビットにより
そのうちの１信号を選択してＤより出力する。６−１３
はラッチであり、ＳＱ倍信号従ってセレクタ６−１２の
出力をラッチする。６−１４はＡＮＤゲートである。

次に第６図に示すＣＤＲ２−４の動作について説明する
。分周器６−１がマスタクロックを分周して１０ビツト
の分周出力をＣＤＲＡＭ６−２のＴ入力へ与える。

ＣＤＲＡＭ６−２の各ワードには任意の値が入っている
が。

これらの値の上位１０ビツトが分周器６−１の出力値と
一致するごとに一致パルスをＣ端子より出力する。ＣＤ
ＲＡＭ６−２のＡ入力にはＣＨＣ即ちチャンネルを表す
信号が入力しであるので、各ワードはそれぞれのチャン
ネルに対応しているので、チャンネルごとに一致パルス
を発生する。この一致パルスはそれぞれをＲＳラッチ６
−４〜６−１１へ入力されているので、一致パルスが発
生したチャンネルに対応するＲＳラッチのＱ出力が１”
にセットされる。ＲＳラッチ６−４〜６−１１のＱ出力
のうちの１つがチャンネルコードＣＨＣに応じてセレク
タ６−１２により順次選択されラッチ６−１３にラッチ
される。ラッチ６−１３の出力はＡＮＤゲート６−１４
に与えられているので、現在セレクタ６−１２が選択し
ているＲＳラッチのＱ出力がＩｔ　１　ｐＩならば、Ａ
ＮＤゲート６−１４に加えられたＳＱ倍信号よってデコ
ーダ６−３のＤ出力の該当チャンネルが°゛１”になり
上記のＲＳラッチのＱ出力はパ０”にリセットされる。

第７図はメモリ２−５の詳細図である。第７図において
、７−１〜７−４はＲＡＭであり、ＯＲ，すＥ、　Ａ、
　Ｄの各機能は前述のＲＡＭ５−４と同じである。ここ
で、ＲＡＭ７−１ニはｗＡＲ，ＥＡＲＩ、　ＡＺＩ、　
ＡＥＩ、　ＶＥＩ、　ＥＡＲ２゜ΔＺ２．　ＡＥ２ノ各
レジスタが、ＲＡＭ７−２Ｌ：ｌ−はＷＢ２．　ＺＲｌ
。

ΔＴｌ、　ＦＲ，ΔＩＩＡＲ，ＺＲ２，ΔＴ２の各レジ
スタが、ＲＡＭ７−３４：はＥＲＩ、　ＴＲＩ、　ＤＩ
ＦＩ、　ＤＷＩ、　ＥＲ２，ＴＲ２，ＳＴＹ。

ＴＡＢ’　、　ＨＡＤの各レジスタが、　ＲＡＭ７−４
４ｍはＮＯＤ’、１ＩＥ２　。

ＶＬＤ’の各レジスタがそれぞれを８チャンネル分格納
サレテイル。なお、ＮＯＤ’　、　ＴＡＢ’　、　ＶＬ
Ｄ’は前述のＲＡＭ５−４におけるＮＯＤ、　ＴＡＢ、
　ＶＬＤのデータを書き込んだものである。７−５は１
ワード１０ビツト１３ワードのＲＯＭであり、第５表、
第６表で示した演算シーケンスにおけるノート係数ＣＮ
が記憶されている。

ここでＱは出力、Ａはアドレス入力、ＯＥは出力制御端
子であり、０Ｅ＝１でＱにＲＯＭの内容が出力され、０
Ｅ＝０の時はＱ＝ハイ・インピーダンスである。ノート
係数ＣＮの値は第７表に示すとおりである。なお、ＲＯ
Ｍ７−５の１０ビツトの出力はＨＤババス下位１０ビツ
トに接続されている。７−６は信号処理器であり、ＲＡ
Ｍ７−４に格納されたＮＯＤ’よりＮＤ（ノートデータ
）と０ＣＴ（オクターブデータ）を読み出しこれらのデ
ータ及びＰＥフラグに基づいてピッチデチューンデータ
ＰＥＤを発生する回路、並びにレジスタＷＥ２のデータ
を読み出してデコードするデコード回路が備えである。

第８図はＦＡ２−６の詳細図である。第８図において、
８−１〜８−８はラッチであり、５ＥＱ２−２が発生す
るψ１．ψ３の信号で動作している。８−９は加算器で
あり、Ｎ入力に与えられた値とＳ入力に与えられた値（
共に１６ビツト）とキャリー人力Ｃｉに与えられた値の
加算を行い、Ｃ及びＣＯより出力する。ＣＯは演算の結
果生じるキャリー出力である。８−１０゜８−１１はビ
ット処理回路であり、ラッチ８−１．ラッチ８−２によ
る出力のビット操作を行う回路である。

８−１２は論理ゲートであり、ＳＱ倍信号応じてラッチ
８−６の出力を強制的にパ１”またはｏ〃にする。或い
はそのまま出力するといった動作を行う。８−１３はＲ
ＡＭであり、そのサイズは１ワード９ビツトで１２ワー
ドのものである。Ａ、　Ｄ、　ＷＥ、　ＯＥの各機能は
前述のＲＡＭ５−４と同じである。Ｄ出力９ビットはＣ
バスの下位９ビツトに接続されている。

ＲＡＭ８−１３は位相合わせ（後述）用の位相レジスタ
で。

１２音のノートの個々の波形データ読み出し用アドレス
（ＷＡＲ）の位相管理を行う。

第９図（イ）はＭＰＬＹ２−７の詳細図である。第９図
において９−１〜９−９はラッチである。ここでラッチ
９−３にはＬバスのビット７〜ビツト９が、ラッチ９−
５にはＬバスのビット９〜ビツト１２が接続されている
。９−１０はエンコーダである。入出力の関係は第９表
に示すとおりである。９−１１はシフタであり、工から
入力される１６ビツトの信号をＣに入力された制御信号
に従ってシフトしＯより出力する。

シフトの内容は第１０表に示すとおりである。９−１２
はビット処理回路でありＳＱ倍信号応じてラッチ９−３
が出力する信号のビット処理を行う。９−１３はデコー
ダであり入力Ａと出力りとし関係は第１１表に示すとお
りである。９−１４はセレクタであり、Ｃに入力されて
いるＳＱ倍信号応じてＣ＝１ならばＡ。

Ｃ＝ｏならばＢに入力されている１６本の信号を選択し
てＹより出力する。なお、Ａ入力の下位１１ビツトはＧ
ＮＤ　（接地電位）に接続されている（即ちパ０”が与
えられている）。９−１５はシフタでＩから入力される
１４ビツトの信号をＣに入力された制御信号に従ってシ
フトし０より出力する。シフトの内容は第１２表に示す
とおりである。９−１６は乗算器であり、Ａ入力がこの
補数表示による１２ビツト、Ｂ入力が絶対値のｌＯビッ
トで出力が２の補数表示による１４ビツトである。通常
１２ビツト×１０ビツトの演算を行うと２２ビツトの結
果が得られるが、無論乗算器９−１６の出力１４ビツト
は２２ビツトのうちの上位１４ビツトである。故に、乗
算器９−１６における入出力の関係は、次式のとおりに
なる。

なお、ＭＰＬＹ２−７における乗算器９−１６は、回路
をより簡略化するために以下の手法を用いている。

通常乗算器を構成する際に、２の補数値１２ビツトＸ絶
対値１０ビツトの乗算器は１１６個の加算器セルにより
２２ビツトの正確な演算結果が得られる。

しかし、本システムにおいては本来得られる２２ビツト
のうちの上位１４ビツトの−みを使用する。即ち下位８
ビツトの出力は使用しないので本実施例では加算器セル
省略による演算誤差が上位１４ビツトのＬＳＢに影響し
ない下位７ビツト演算用の加算器セルを全部省略してい
る。そこで、本乗算器９−１６では、下位ビット演算用
の加算器セル２８セルを省略し第９図（ロ）に示すよう
な構成になっている。

第９図（ロ）において、破線内は同様のセルを略記した
。また、各ブロックはすべて全加算器であり。

入力がＡ、Ｂ、Ｃｉ（キャリー人力）、出力が和Ｓ及び
キャリーＣｏである。

第１０図はＩｌｏ　２−１０の詳細図である。第１０図
において１０−１−１０−８はラッチである。ここで、
ラッチ１０−３はセット付のラッチでラッチの入力はＤ
バスのビット７〜ビツト９に接続されている。１０−９
はシフタセレクタで、Ｃ入力によりＡ入力とＢ入力の切
換及びＡ入力の１ビツトシフトを行う。

１０−１０はビット処理回路であり、ＳＱ倍信号応じて
下位３ビツトを強制的に°゛１″或いはＩＩ　Ｏｊｊに
する回路である。１０−１１はデコーダであり、入力Ｉ
と出力りの関係は第１３表に示すとおりである。デコー
ダ１０−１１のＡ入力にはラッチ１０−７の出力のビッ
ト１２〜ビツト１５が与えられている。１０−１２はセ
レクタであり、Ｃ入力に応じてＡ又はＢに与えられてい
る信号のいずれかを選択してＹより出力する。

１０−１３はシフタであり、制御端子Ｃの入力に応じて
Ｉからの入力をシフトして０より出力する。

１０−１４はノイズ回路であり、ノイズフラグＮＡに応
じて入力データにノイズを混入する。

第１１図（イ）はＭＳＶ２−１１の詳細図である。円で
囲った部分がスイッチであり、具体的には第１１図（ロ
）に示すようにＮｃｈのＭＯＳＦＥＴで構成されており
、ＳＱ倍信号′１”になるとＭＯＳＦＥＴがオンして縦
方向のラインと横方向のラインが導通しデータが転送さ
れる。このＭＳＶ２−１１においては高速化のためにデ
ータの転送の直前にすべてのパスラインに各タイムスロ
ット毎にψ１信号によりプリチャージを行った後データ
の転送を行なっている。これはスイッチがＮｃｈ　ＭＯ
ＳＦＬ’Ｔで構成されているので、転送されたデータの
１″のレベルがＭＯＳＦＥＴのしきい値電圧分だけ降下
するのを防ぐためである。第１１図（ハ）〜第１１図（
す）はＭＳ％１２−１１にて使用されているスイッチパ
ターンの例であり、円で囲った交点の箇所がスイッチを
介して接続されている。この例では便宜上洛バスが８ビ
ツトのものについて説明する。第１１図（ハ）は、スイ
ッチによってｂｎとａｎ（ｎ＝ｏ〜７）とを接続したも
のである。第１１図（ニ）はｂｏ−ｂ３の４本の値と０
”をスイッチによって縦方向のバスに書き込むようにし
たものである。

第１１図（ホ）はｂＯ〜ｂ３をａＯ〜ａ３へ、Ｃ４〜Ｃ
７をａ　４〜ａ　７へ書き込むようにしたものであり、
これにより、２組のバスに別々に表れているデータを混
合して他のバスに転送することができるようにしたもの
である。第１１図（へ）はビット位置を変換してバスか
らバスへ転送するようにしたもので、このようにスイッ
チを配することにより横方向のバスのデータの上下各４
ビットを位置を変更して縦方向のバスに転送する。第１
１図（ト）〜第１１図（ワ）は定数をバスに設定するた
めの回路例であり、第１１図（ト）はバスにオール゛０
”を設定する回路、第１１図（チ）はバスに１０１０１
０１０即ちＡＡ、　、を設定する回路である。これは、
スイッチのない部分であるＣ７．　ａ５＊ａ３．　ａｌ
はこのスイッチが開く直前にプリチャージによって′１
”が書き込まれたものがそのまま保持されることによる
。第１１図（す）はフラグＴＯによって定数の値を変え
るようにしたもので、ＴＯ＝０ならば００１６がバスに
書き込まれ、ＴＯ＝１ならばＥＢ、Ｇがバスに書き込ま
れる。第１１図（ハ）〜第１１図（す）に示すスイッチ
をＭＳＷ２−１１に用途に応じて配して選択的に開閉す
ることにより、任意のバスから他の任意のバスへのデー
タ転送が必要なビット処理を含めて可能となる。例えば
、ＨＡババスらＡバスへ、ＨＢババスらＢバスへ、Ｃバ
スからＨＣバスへ同時にデータを転送したい時にはＳｗ
ｌ、　ＳＶ７．５１１１３ヲ同時にオンすればよい、ま
た、ＣバスのデータをＬバスとＤバスに転送したい時に
は５１１２ｇ、　５Ｗ２９゜５Ｔｄ３０をオンすれば、
Ｃバス→肛バス→Ｌバス及びＤバスの経路でデータが転
送される。

なお、　ＭＳ％１２−１１において、データの転送は第
１１図（ヌ）に示すタイミングで行われている。即ち、
ψ１＝１の区間で縦方向、横方向のパスラインのプリチ
ャージを行い、φ１の立ち下りよりψ３の立ち下りまで
の区間でデータの転送を行い、ψ３の立ち下りでラッチ
する。ここで、ψ３の立ち下りからψ１の立ち上りまで
の区間はラッチ動作を安定に行うための余裕である。

次にデータバンク１−６について説明する。データバン
ク１−６には４種類のデータが格納されている。それは
、（１）ヘッダアドレスデータ、（２）ヘッダデータ、
（３）波形データ、（４）エンベロープデータである。

ここで、ヘッダアドレスデータはへラダデータがどのア
ドレスに格納しであるかを示す８ビツトのデータであり
、ヘッダデータは波形データ、エンベロープデータの格
納しであるアドレス及びそれらの属性を表わした８バイ
トのデータである。次に上記４種類のデータを更に詳し
く説明する。

（１）　　ヘッダアドレスデータ（ＨＡＤ）このデータ
は各タブレット、各オクターブ、各３＃！ごとに割り当
てられたノートデータをアドレスとしてヘッダデータの
アドレスを示すデータである。ヘッダアドレスデータの
格納場所は第１４表に示すとおりであり、ビット９〜ビ
ツト５にタブレットデータＴＡＢ、ビット４〜ビット２
にオクターブデータＯＣＴ、ビット１〜ビットＯにノー
トデータＮＤの上位２ビツト、残りのビットにはすべて
１″が入っている。ここでＴＡＢ、ＯＣＴ、ＮＤで構成
される１０ビツトをりＴＤと呼び、その各々は第１表に
示したものであることは言うまでもない。ヘッダアドレ
スデータによるヘッダデータのアドレスは第１５表のよ
うに示され、ビット１０〜ビツト３にヘッダアドレスデ
ータが入り、上位ビットはすべてパ１”である。また、
下位３ビツトには０００〜１１１のデータを入れる。

（２）へラダデータ（ＨＤ） ヘッダデータは第１５表に示されるアドレスに格納され
ている１ワード８ビツトで８ワードのデータであり、８
ワードの各内容は第１６表に示すとおりである。第１６
表において、　Ｃ０ＮＴはコントロールデータであり、
このヘッダデータにて示される波形データ、エンベロー
プデータの属性を表す、Ｅ１′は２種類あるエンベロー
プデータのうちの一方である。他方のエンベロープデー
タＥ２’のスタートアドレスはＳＴＥ＋ΔＳＴＥで与え
られる。１１１．１１２は２種類ある波形データであり
、ｖｌのスタートアドレスはｓｒｗ＋ΔＳＴｖで与えら
れる。

なおＣ０ＮＴは第１７表に示すとおりの構成になってお
り、その意味するところは次のとおりである。

Ｐｌｏ：このヘッダデータによる楽音がピアノ型エンベ
ロープを有するかオルガン型エンベロープを有するかを
示すフラグであり、Ｐ１０＝１ならばピアノ型であるこ
とを意味する。

ＯＲＧ　：当該の楽音データが本来どの音域に属してい
たかを示す３ビツトの情報であり。

ＯＲＧと音域の対応は第１８表に示すとおりである。故
に波形データが実際に一周期分として有するサンプル数
がいくつであるかを示す情報でもある。

ｖ８：波形データが１２ビット精度であるか８ビット精
度であるかを示す。ｖ８＝１ならば８ビット精度である
。Ｖ８＝１の時には波形データの下位に４ビツトの′Ｏ
”が追加され、波形の振幅レベルは保たれるようになっ
ている。

ＰＣＭ　：　ＰＣＭ＝　１で波形データｗ１の立ち上り
部がＰＣＭであることを示す。

ＮＡ：ノイズ信号を楽音信号に重畳する場合に使用する
２ビツトの信号である。

（３）波形データ（％１１．１２） 前述のように、楽音発生部１−５においては波形データ
として１２ビツトのものと８ビツトのものと２種類を使
いわけている。ここで市販されているＲＯＭに１いて考
えるとそのほとんどが１ワード８ビット或いはそれ以下
のものであり、１ワード１２ビツトのものは希である。

そこで本発明においては次のように波形をＲＯＭに格納
している。即ち：８ビットの場合には、ＳＴｖ及びΔＳ
ＴＷによって定まるアドレスより順次１ワードずつ格納
しているが、１ワード１２ビツトの波形データの場合は
第１２図に示すとおり、上位８ビツトはＳＴＶ＋ΔＳＴ
Ｖによって示されるアドレスから順次格納しているが、
下位４ビツトはＳＴＷ＋ΔＳＴｗの値を１ビツト右シフ
トしてＭＳＢに１を入れたアドレスより下位４ビツト上
位４ビットに２ワ一ド分ずつ順次格納しである。例えば
、仮にアドレス０４４４１．にある波形データの上位８
ビツトの下位４ビツトの場所は、アドレス１２２２１．
の上位４ビツトということになり、アドレス０４４５Ｌ
、についてはアドレス１２２２１．の下位４ビツトとい
うことになる。

（４）　　エンベロープデータ（Ｅｌ’　、　Ｅ２’）
エンベロープデータは１６ビツトで１ワードを構成し、
そのデータフ、オーマットは第１９表に示すとおりであ
る。ΔＴはエンベロープアドレスの更新間隔を決めるデ
ータである。Ｓはエンベロープの傾き（増加または減少
）を示すフラグである。Ｚはエンベロープの傾きの大小
を示すフラグであり、ＤＡＴＡはその大きさである。第
１９表に示すデータが第１６表に示すＳＴＥ、ΔＳＴＥ
によって定められたアドレスに従ってデータバンクに格
納されている。

以上のようにデータバンクが構成されているので、とな
り合った３鍵ごとに音色の変化を与えることができる一
方、逆に同一オクターブ内にては同じヘッダアドレスデ
ータを有するようにすれば波形データ、エンベロープデ
ータ、ヘッダデータを増すことなく同じ音色の楽音が得
られる。また、各ヘッダデータにおいて任意の波形デー
タ、エンベロープデータが指定できるので、少ない波形
データ及びエンベロープデータであってもその組み合わ
せ方で様々な楽音を発生することも可能である。

次に楽音発生部１−５における押鍵時のイニシャル処理
、ノートクロックの発生方法、エンベロープ発生方法波
形の発生方法について述べる。

（１）　　イニシャル処理 イニシャル処理においては、押鍵により楽音が発生され
る際の各種レジスタの初期設定が行われる。押鍵により
、演算シーケンスはイニシャルモードのロングシーケン
スより開始されるので、加算部において、タイムスロッ
ト１３でＰＤＲが初期設定される。この演算を更に詳し
く述べると、第５図ＲＡＭ５−４よりＰＤＤが読み出さ
れてＨＥババスデータが乗る。同時に第７図信号処理器
７−６よりＨＤババス対してＰＥＤが与えられ、第１１
図（イ）において５ｌｉ１２１　ト５Ｗ１７がオンしテ
ＰＤＤがＡバス、ＰＥＤがＢバスに乗る。このデータが
第８図に示すところのＦＡ２−６にて加算されてＣバス
に演算結果が乗る。この演算結果が５１１２３を介して
ＨＥババス乗り、ＲＡＭ５−４にあるレジスタＰＤＨに
格納される。なお、この演算において、ＰＤＤ、　ＰＥ
Ｄｔｉ−ＦＡ２−６への転送は実際にＰＤＤ　＋　ＰＥ
Ｄの演算が行われるタイムスロットの１タイムスロツト
前に、また演算結果のＰＤＲへの格納はＰＤＤ　十ＰＥ
Ｄ演算が行われる１タイムスロツト後に行われる。以下
加算演算についてはすべて同様である。次いで、タイム
スロット（１５）〜（１８）にてＴＲＩ、　ＴＲ２，Ｚ
ＲＩ、　ＺＲ２ニ”Ｏ”が書き込まれる。コノ動作は、
ＴＲＩに０”を書き込む場合について述べると、タイム
スロット（１５）にて第１１図（イ）のＭＳＷ２−１１
ニおイテ５Ｖ３３及び５１１１３がオンする。５Ｖ３３
は第１１図（ト）のような構成になっており、Ｃバスに
パ０”が与えられる。同時に８１１１３がオンしている
ので、ＣバスのデータがＨＣバスに与えられ、第７図に
示すＲＡＭ７−３におけるレジスタＴＲＩに°゛０″が
書き込まれる。

一方データバンク読み出し部においては、次のような動
作をする。以下第１０図を中心に説明する。

ＴＡＢ、　ＮＤ、　ＯＣＴで構成されたＶＲＤによって
ヘッダアドレスデータＨＡＤが読み出される。なお、こ
のイニシャル処理番行うイニシャルモードにおいては、
ランチ１０−３はＳＱ倍信号より１１１にセットされて
いる。このデータはＩｌｏ　２−１０におけるシフタ１
０−１３によって第１５表に示されるフォーマットにデ
ータが変換されＤバスＳす１５．　ＨＣパスを介してＲ
ＡＭ７−３のレジスタＨＡＤに格納される。この動作と
同時に、データバンクより読み出されたヘッダアドレス
データＨＡＤは、ラッチ１０−８．ラッチ１０−６で次
々とラッチされ、シフタセレクタ１０−９にて第１５表
に示すとおりのフォーマットにデータが変換されてラッ
チ１０−４にラッチされる。ラッチ１０−４の出方に対
し。

先ずビット処理回路１０−１０で下位３ビツトに対して
０００が与えられてコントロールデータＣ０ＮＴがデー
タバンク１−６より読み出されラッチ１ｏ−８を介して
ラッチ１０−７の上位８ビツトにラッチされる。コント
ロールデータＣ０ＮＴはセレクタ１０−１２、シフタ１
０−１３、ノイズ回路１０−１４、ラッチ１ｏ−２を介
し、ＤバスよりＲＡＭ５−４のレジスタＣ０ＮＴに格納
される。一方、ラッチ１０−７の上位４ビツトはデコー
ダ１０−１１に接続されているので第１４表に示す真理
値表に従って１６ビツトのデータが得られる。但し、こ
の時にデコーダ１０−１１のＣ入力は°゛１″となって
いる。

セレクタ１０−１２がこのデコーダ出方をセレクトし、
シフタ１０−１３が６ビツト右シフトして出方する。

ここで、このシフタ１０−１３の出力について考えると
、ラッチ１０−７よりデコーダ１０−１１へ入力されて
いるデータはＰｌｏ及びＯＲＧ　３ビツトである。今デ
コーダ１０−１１のＣ入力は”°１″であるので、デコ
ーダ１０−１１の出力はＯＲＧ　３ビツトのみによって
定まる。

故にデコーダ１０−１１の出方をシフタ１０−１３で６
ビツト右シフトした値は第１８表に示した値となる。こ
の値がノイズ回路１０−１４、ラッチ１ｏ−２を介して
Ｄバスに与えられ、ＭＳＩｉ１２−１１において５Ｗ１
５を介してＲＡＭ７−３のレジスタＤＩＦＩに格納され
る。

次にラッチ１０−４の出力に対し、ビット処理回路１０
−１０が下位３ビットニ対し、００１、次イテｏ１ｏを
与え、ヘッダデータのＳＴＥの上位、下位の各８ビツト
を読み出す。このＳＴＨの値がセレクタ１０−１２、シ
フタ１０−１３、ノイズ回路１０−１４、ラッチ１ｏ−
２を介してＤバスに与えられ、ＭＳＶ２−１１において
ＳＶ５を介してＲＡＭ７−１のレジスタＥＡＲＩへ格納
される。

次にショートシーケンスに入る。ショートシーケンスは
２回実行される。タイムスロット（１）でＰＤＲとＪＤ
が加算されるが、ここでＪＤは定数でありＭＳ＋１２−
１１において５ｗ３２をオンすることにより得られる。

３％１３２は第１１図（チ）に示すような構成になって
おり、　ＪＤ＝４５Ｂｉ、となっている。この加算結果
に対してノート係数ＣＮを掛は合わせてＦＲを得る。

この一連の日算を詳しく述べると、ＰＤＲ＋　ＪＤがタ
イムスロット（１）で演算され、その結果が前述のとお
りタイムスロット（２）にてＣバスに与えられる。コ、
：　テＭＳＶ２−１１ニおイテ５１１２８．５Ｖ２９が
オンし、Ｃバス→ＨＬバス→Ｌバスの順でデータが転送
され、第９図（イ）におけるＭＰＬＹ２−７のラッチ９
−１にラッチされる。次のタイムスロット（３）におい
て、第７図のＲＯＭ７−５よりノートデータＮＯに応じ
たＣＮの値が読み出され、ＨＤババス与えられる。この
値がＭＳＶ２−１１における５Ｗ１９を介してＬバスに
与えられ、ＭＰＬＹ２−７のラッチ９−３にラッチされ
る。ラッチ９−１の出力はシフタ９−１１を介してラッ
チ９−２へ、ラッチ９−３の出力はビット処理回路を介
してラッチ９−４へ送られラッチされる。故にラッチ９
−２にはＰＤＲ＋　ＪＤの値が、ラッチ９−４には、Ｃ
Ｎの値がラッチされている。次いで乗算器９−１６が（
ＰＤＲ＋　ＪＤ）とＣＮの積を算出し、シフタ９−１５
を介してラッチ９−８へ送出されラッチされる。なおこ
れらの一連の動作において、シフタ９−１１．ビット処
理回路９−１２、シフタ９−１５はデータをスルーさせ
るように動作する。

即ちエンコーダ９−１０のＣ入力には”１”が与えられ
ている。ラッチ９−８の値がＬバスよりＭＳＷ２−１１
のＳＷ９を介してＲＡＭ７−２のレジスタＦＲに格納さ
れる。故に、タイムスロット（２）において、ＯＲＧ＋
ＯＣＴ＋　１が演算される。この演算において、＋１の
動作は第８図のＦＡ２−６における論理ゲート８−１２
によって行われる。即ち該当のタイムスロットで論理ゲ
ート８−１２が強制的にパ１”を出力すればラッチ８−
５がＩＩ　Ｉ　ＩＩをラッチし、加算器のＣｉ大入力１
”を与えるものである。この演算の意味するところは次
のとおりである。即ち：　　ＯＲＧは波形データが本来
どの音域に属するかを示す値（これを仮にＮとする）を
オクターブデータＯＣＴの逆論理をとった形で示すもの
である。ＯＣＴとＯＲＧと、波形サンプル数の関係を第
１８表と第２２表に示す。故にＯＲＧ＋１は−Ｎを表わ
すことになる。つまり、 ＯＲＧ　＋　ＯＣＴ　＋　　１　　＝　ＯＣＴ　−Ｎと
いうことであり、これは、現在発生しようとしている楽
音信号の音域と実際に使用しようとしている波形データ
の本来の音域との差、即ちオクターブシフトの量を示す
値である６つまり、原波形を何オクターブ高い音域の音
として読み出すかを示す。この値は一旦ＲＡＭ７−４の
レジスタＶＥ２に格納され、次いで、信号処理器７−６
でデコードされてＲＡＭ７−２＋７）　Ｌ’ジスタΔＷ
ＡＲに格納される。　ＯＲＧ＋ＯＣＴ＋１の値に対する
ΔＷＡＲの値は第２０表に示すとおりである。

以下、タイムスロット（４）でＥＡＲ２，同（６）、　
（８）。

（９）、　（１０）テＶＲＩ、　ＥＲＩ、　ＷＢ２．　
ＩＩＥＩ、　ＶＨ２の各レジスタの初期設定を行ってい
る。

一方データバンク読み出し部においては、前述のロング
シーケンスでＲＡＭ７−３に格納したヘッダアドレスデ
ータＨＡＤを読み出し、Ｄバス→ラッチ１０−１→シフ
タセレクタ１Ｏ−９を介してラッチ１０−４にラッチし
、ビット処理回路１０−１０で下位３ビツトに００１を
入力してデータバンクよりヘッダデータのΔＳＴＥを読
み出す。この値はラッチｌ０−７→セレクタ１０−１２
→シフタ１０−１３→ノイズ回路１０−１４→ラッチｔ
ｏ−２を介してＤパスへ与えられ、ＭＳｌｉ１２−１１
において５Ｖ２６．５Ｗ３０を介してＡバスへ入力され
てＦＡ２−６にてＥＡＲＬと加算される。次いでＲＡＭ
７−１のレジスタＩＥＡＲＩに格納しであるＳＴＥ　（
エンベロープデータＥｌ″のスタートアドレス）が読み
出され、Ｄバス→ラッチ１０−１→シフタセレクタ１０
−９を介してラッチ１０−４にラッチされる。ラッチ１
０−４の出力はビット処理回路１０−１０によってＬＳ
Ｂに０”次いで′１″が入力されて、第１９表に示され
ているとおりの２バイトのエンベロープデータを読み出
す。この値１６ビツトがラッチ１０−７にラッチされる
。ラッチ１０−７の出力に従って、初回のショートシー
ケンスでΔＴｌ。

ΔＥｌ、Δｚ１．２回目のショートシーケンスでΔＴ２
゜ΔＥ２．ΔＺ２．の値を発生する。先ず、デコーダ１
０−１１にはラッチ１０−７の上位４ビツトが入力され
ているが、ラッチ１０−７の上位４ビツトには第１９表
に示すところのΔＴの値が入っている。故にデコーダ１
０−１１は４丁を第１３表に従ってデコードし、セレク
タ１０−１２へ出力する。セレクタ１０−１２において
は、この時Ｃ＝１となってＳ入力を選択しシフタ１０−
１３へ出力する。このセレクタ１０−１２出力はシフタ
１０−１３、ノイズ回路１０−１４においては何らビッ
ト操作が行われることなくラッチ１０−２を介してＤバ
スに与えられ、ＭＳＷ２−１１において５ＶＩＯ，ＨＢ
ババス介してＲＡＭ７−２のレジスタΔＴ１に格納され
、る。

ΔＥｌ、Δｚｉ、ΔＥ２．ΔＺ２は、第１９表に示され
るところのＺ、Ｓ、ＤＡＴＡに応じてシフタ１０−１３
にてビット操作が行われて各レジスタへ格納される。ど
のようなビット操作が行われるかについては第１３図に
示すとおりである。第１９表におけるＺの値に応じて、
データフォーマットが異なる事を示している。

次に、データバンク１−６よりΔＳＴＥを読み出す時と
同様にＲＡＭ？−３よりレジスタｔｌＡＤの値を読み出
してラッチ１０−４にラッチし、ビット処理回路１０−
１０にてヘッダアドレスデータＨＡＤの下位３ビツトに
対し初回のイニシャルモードでは１００９次いで１０１
゜２回目のイニシャルモードでは１１０．次いで１１１
を与えることによりデータバンク１−６よりＳＴｖ。

ΔＳＴＷを読み出し、ＳＴｖをＲＡＭ７−３のレジスタ
ＳＴＷ　。

ΔＳＴＷをＲＡＭ７−１のレジスタｗＡＲに格納する。

以上により、すべてのレジスタの初期設定が完了する。

（２）　　ノートクロックの発生方法 先ず楽音発生部１−５で用いているノートクロック発生
法の原理について第３図とともに説明する。

第３図において、３−１は分局器であり端子ＣＫに入力
されているマスタクロックを分周し、１０ビツトの分周
出力をＱより出力する。３−２は比較器で、Ａ入力及び
Ｓ入力の比較を行い、Ａ＝Ｂとなった時にＱより１″を
出力する。３−３はフリップフロップであり、ＣＫ入力
の立上りでＳ入力に与えられた信号をとり込みＱより出
力する。３−４は加算器であり、Ａ入力とＳ入力の和を
Ｃより出力する。

３−５は加算器３−４のＳ入力に対して定数Ｍを入力す
る定数回路である。３−６はＲＳラッチであり、Ｓ入力
に正のパルスが入るとＱ＝１となり、Ｒ入力に正のパル
スが入るとＱ＝Ｏとなる。３−７はディレィ回路であり
、入力信号を遅延させて出力する。

３−８はＡＮＤゲートである。

次に第３図の動作を説明する。まず、ＲＳラッチ３−６
のＱ出力が１１０”であるとすると、　ＡＮＤゲート３
−８の出力は常時″０”であるのでフリップフロップ３
−３のＱ出力は一定である。一方分周器はマスタクロッ
クの分周より、　０００１．から３ＦＦ１．をくり返す
１０ビツトのＱを出力する。仮にフリップフロップ３−
３の出力がＮであったとすると、当然０００１．≦Ｎ≦
３ＦＦ１．であるので必ずいつか分周器３−１のＱ出力
＝Ｎとなる瞬間が存在し、この時は比較器３−２のＱ出
力より一致パルスが出力きれる。

すると、この一致パルスＲＳラッチ３−６のＳ入力に入
っているためにＲＳラッチ３−６のＱ出力は”１１”と
なり書き込みパルスがＡＮＤゲート３−８より出力され
る。フリッププロップ３−３のＳ入力には加算器３−４
のＣ出力が与えられているのでＮ＋Ｍの値が書き込まれ
る６と同時に、書き込みパルスはディレィ回路３−７で
遅延された後ＲＳラッチ３−６のＱ出力を１１０”にす
る。このため、再びフリップフロップ３−３のＱ出力は
一定となるが、値はＮからＮ＋Ｍに変化している。故に
次は分周器３−１のＱ出力がＮ＋Ｍになった時に一致パ
ルスを発生することになる。これをくり返すことにより
、比較器３−２は分周器３−１の出力値がＮ、Ｎ＋Ｍ、
Ｎ＋２Ｍ・・・・・・となった時にパルスを発生する。

つまり分周器３−１がマスタクロックをＭ回カウントす
るごとに一致パルスを発生することになる。また、 Ｎ　＋ｎＭ＞３ＦＦ１．どなる場合においては、加算器
３−４の出力はオーバフローの後Ｎ　＋　ｎＭ　−３Ｆ
Ｆ１．となるためにやはりマスタクロックをＭ回カウン
トした　。

時に一致パルスが発生されることは言うまでもない。つ
まり、この比較器３−２の一致パルスをノートクロック
とし、定数Ｍを変化させれば種々の周期のノートクロッ
クが得られることになり、その周波数は（マスタクロツ
タの周波数）十Ｍとなる。

また、ＳＲラッチ３−６のＱ出力が計算要求フラグＣＬ
ＲＱに相当する。

以上が本発明におけるノートクロック発生法の原理であ
る。

次に、第１図に示す楽音発生部１−５におけるノートク
ロックの発生の演算シーケンスの詳細について説明する
。

鍵盤１−１にて鍵が押圧され、マイコン１−４が楽音発
生部１−５に対して楽音の発生を指示すると、前述のよ
うに演算シーケンスがイニシャルモードロングシーケン
スより開始する。先ずタイムスロット（１３）で。

ＰＤＤ　＋　ＰＥＤ→ＰＤＲ・・・・・・（２−１）次
いで、ショートシーケンスに入りタイムスロット（１）
・・・（６）で ＰＤＲ＋　ＪＤ→Ｌ、Ｂ、　　　　　　　　　・・・・
・・（２−２）Ｃ０Ｂ、　ＸＣＮ→ＦＲ・・・・・・（
２−３）の演算が行われる。次いでノーマルモードにな
り、ショートシーケンスのタイムスロット（９）でＦＲ
＋　ＣＤＲ４ＦＲ・・・・・・（２−４）ロングシーケ
ンスのタイムスロット（１４）〜（１８）でＰＤＲ＋　
ＪＤ→Ｌ、Ｂ、　　　　　　　　　・・・・・・（２−
５）Ｃ，Ｂ、　Ｘ　ＣＮ→ＦＲ・・・・・・（２−６）
ＰＤＤ　＋　ＰＨＤ→ＰＤＲ・・・・・・（２−７）の
演算が行われる。ここで、ＰＤＤは第１表に示したＰＤ
Ｄ即ちピッチデチューンデータであり、　ＰＥＤは前述
のピッチエクステントデータである。ＪＤは定数であり
１１１５□。（１６進数では４５Ｂ）という値がセット
しである。ノート係数ＣＮはアサインされた音名により
定まる値であり、音名とＣＮの関係は第７表に示しであ
る。第５表、第６表の説明にて述べたとおり、演算（２
−２）、　（２−３）及び演算（２−５）、　（２−６
）は下式のとおりに表せる。

（ＰＤＲ十ＪＤ）　Ｘ　ＣＮ　４　ＦＲ・・・・・・（
２−８）ここで、ＰＤＲはＰＤＤ　＋　ＰＲＯであるの
で演算（２−８）は、（ＰＯＤ　　＋　　ＰＥＤ　　＋
　　ＪＤ）　　Ｘ　　ＣＮ　　４　　ＦＲ、−−−−・
・（２−９）となる。このＦＲの値を演算（２−４）で
示すようにＣＤＨに累算する。前述のようにこの累算は
ノートクロックが発生するごとに一回行われる。故にＣ
ＤＨの初期値をＮとすると、　ＣＤＨの値はＮ、　Ｎ＋
ＦＲ。

Ｎ＋２ＸＦＲ，・・・・・・と変化する。このＣＤＨの
上位１０ビツトの値とマスタクロックを順次分周して得
た１０ビツトの分局信号とを比較し、一致パルスを発生
するようにしているので、実際には、Ｎ−笠土胆　及九
ｌム堕　１１０９１．ト。比較８’８’　　　　８’ を行うことになり、ＣＤＨの上位１０ビツトが第３図Ｒ のフリッププロップ３−３に相当し、■が第３図の定数
回路３−５の値Ｍに相当する。故に上記（２−１）〜（
２−７）の演算を行えば一定周期のノートクロックが得
られ、その周波数は 、ＦＲ （マスタクロック周波数）〒工となる。

（３）波形発生方法 第１１！ｌ楽音発生部１−５に示すところの波形発生方
法は大別して次の５ステツプに分けられる。即ち： ■　アドレス発生 データバンク１−６より波形データを読み出す際のアド
レスを発生させる。

■　波形読み出し 上記のアドレスで指定された波形データをデータバンク
１−６より読み出し、コントロールデータＣ０ＮＴに応
じたビット処理を行う。

■　エンベロープ乗算 ■　２波混合 ■　ＣＮ乗算 以下各ステップを詳しく説明する。

■　アドレス発生 押鍵によるイニシャル設定にてヘッダーデータのＳＴす
（１１２のスタートアドレス）、Δ５ＴＷ（１１のワー
ド数）、ＤＩＦＩ（１波形に含まれるサンプル数）がレ
ジスタ５ＴＩＩ、　ＷＡＲ，ＤＩＦＩに格納され、また
演算によってレジスタΔＷＡＲが定まる。これらのデー
タに基づきノーマルモードにてアドレス発生を行うわけ
であるが、以下の処理において波形デー°夕にＰＣＭ部
がアル場合（ＰＣＭ部１）トない場合（ＰＣＭ＝Ｏ）で
アドレス発生が異なるのでＰＣＭ部がある場合とＰＣＭ
がない場合に分けて説明する。

匹恒１娼４へ４企 第６表に示すとおり、タイムスロット（２）にて。

ＳＴｗとＷＡＲの和を求め、この和でもってデータバン
ク１−６から波形１の読み出しを行い、タイムスロット
（４）にて上記の和に更にＤＩＦＩを加えたもの即ちＳ
ＴＷ　＋　ＩＩＡＲ＋　ＤＩＦＩの値でデータバンク１
−６から波形２の読み出しを行っている。ここで、ＳＴ
Ｖは波形２の先頭アドレスであり、レジスタＷＡＲには
初期値としてΔ５ＴＩＩ即ち波形１に含まれるワード数
の負数が入っており、タイムスロット（７）にてΔＷＡ
Ｒを累算していく、故にＳＴＷ　＋　ＭＡＲの値は、波
形１の先頭アドレスより順次ΔＷＡＲの値ごとに増加す
る値となる。また、ＳＴ　＋　ＷＡＲ＋　ＤＩＦＩの値
はこの値にＤＩＦＩを加えたものであるので、波形２の
先頭アドレスよりΔＷＡＲおきに増加する値となる。

ここで、ΔＷＡＲは、波形の読みとばしを表わす値であ
るので、以上のようにして波形１及び波形２に対するア
ドレスを発生することができる。

また、本発音発生部ｔ−Ｓにおいては、ＰＣＭ部が無し
で、且つソロフラグ５ＱＬ＝Ｏで且つオクターブシフト
が行われない場合に位相合わせを行う。位相合わせの方
法は、演算シーケンスがイニシャルモードからノーマル
モードに転じた時の初回のタイムスロット（７）に演算
結果としてＲＡＭ８−１３における同音名をアドレスと
するデータ９ビツトをレジスタＷＡＲに格納する。ＲＡ
）’＋８−１３の出力は９ビツトであるが、Ｃバスはプ
リチャージされているので全１６ビツトの前述の９ビツ
トより上位７ビツトにはＩｔ　１　＄１が入る。２回目
以降のタイムスロット（７）の演算結果は、第６表に示
すとおりレジスタＷＡＲに格納されるとともにＲＡＭ８
−１３における同音名をアドレスとするレジスタ（位相
レジスタ）に更新される。このようにすることにより、
他のチャンネルで同音名の楽音を既に発生している場合
であっても、そのチャンネルにおけるレジスタυＡＲの
値がＲＡＭ８−１３を介してこれから楽音を発生しよう
としているチャンネルのレジスタＷＡＲに与えられるた
めにこれら２チャンネル間での位相を合わせることが可
能となる。

ここで、タイムスロット（７）の演算ＷＡＲ＋ΔＷＡＲ
について述べる。

ＷＡＲ＋ΔＷＡＲ≧０となると音域とは無関係に演算結
果としてＣバスには−５１２１゜（Ｆｒｏｏｔｓ）が与
えられる。オクターブシフトが無い場合はΔＷＡＲ＝１
であるので、レジスタＷＡＲの値は５１２を周期として
くり返すことになる。

以上により同じノートを発生する複数チャンネルの各々
のレジスタＷＡＲは常に同一となるので、異なる複数チ
ャンネルの発生する同じノートの波形の位相が完全に一
致することとなり１位相合わせが実現される。

次にタイムスロット（２）における演算ＳＴＷ　＋　Ｗ
ＡＲを更に詳しく説明する。

ＲＡＭ７−３のレジスタＳＴＷよりデータが読み出され
。

ＭＳＷ２−１１ニ示すところのＨＣバス、ＳＩｌ！１１
、Ａバスを介しクロックψ３によりＦＡ２−６のラッチ
８−１にラッチされる。同時にＲＡＭ７−１のレジスタ
ＷＡＲの値がＨＡババスＳＶ２、Ｂバスを介しクロック
ψ３によりＦＡ２−６のラッチ８−２にラッチされる。

ラッチ８−１の出力は、ビット処理回路８−１０では何
らのビット処理を受けずにクロックψ１によってラッチ
８−３にラッチされる。一方、ラッチ８−２の出力は、
ビット処理回路８−１１においてＯＲＧを入力として第
２１表に示すとおりのビット処理が行われた後クロック
ψ１でラッチ８−４にラッチされる。加算器８−９がラ
ッチ８−３、ラッチ８−４の出力を加算し、ラッチ８−
７．ラッチ８−８を介してＣバスへ与えられる。ビット
処理回路８−１１において上記のようなビット処理を行
うことにより、レジスタｌ１ｌＡＲが５１２を周期とし
て変化しているにもかかわらず、各オクターブに応じた
周期で変化していくことになる。例えば、０ＲＧ＝　５
　、０ＣＴ＝　２の場合はオクターブシフトはな〈イニ
シャル処理の項で述べたとおりΔＷＡＲ＝１である。ま
た第２１表より、レジスタＷＡＲのビット７．８が常に
１になるので、タイムスロット（２）の演算結果は仮に
５Ｔ１１’　＝　Ｏとすると−１０，−９，・・・−１
、−１２８，−１２７，・・・−１，−１２８・・・ となって１２８の周期でくり返すことになる。また、０
ＲＧ＝４．０ＣＴ＝５の場合は２オクターブシフトとな
りΔＷＡＲ＝４となる。また第２１表によりレジスタＷ
ＡＲのビット６．７，８が常に１になるので同様に −４０，・・・　−８，−４，−６４，−６０，−５６
・・・−４，−６４，・・・ となって１６の周期でくり返すことになる。

０ＣＴ＝２の時くり返し周期が１２８であり、０ＣＴ＝
５の時くり返し周期が１６であることは、第２２表によ
り所望の波形ポイントが得られていることを示している
。

＊　タ０ＲＧ＝　４　、　ＯＣＴ、　５　ノ際、レジＸ
　タＷＡＲが４ずつ歩進していることは、第１８表に示
される通り波形サンプル数６４のデータを４サンプルに
１点ずつ得ることにより本来の波形データのオクターブ
を２オクターブ上げることができることを示している。

ＰＣＭ部がある場合 ＰＣＭ部がある場合のアドレス発生はＰＣＭ部がない場
合と比較してタイムスロット（２）における演算が異な
り、他は同様である。

タイムスロット（２）においてはＳＴＲ＋　ＭＡＲの演
算が行われる。即ち： ＲＡＭ７−３のレジスタＳＴｗよりデータが読み出され
、ＨＣバス、５ＶＩＩ、　Ａバスを介してクロックψ３
によりＦＡ２−６のラッチ８−１にラッチされる。同時
に、ＲＡＭ７−１（７）　Ｌ／ジスタＷＡＲの値が）Ｉ
ＡババスＳＷ２、Ｂバスを介してＦＡ２−６のラッチ８
−２にラッチされる。ここで、ラッチ８−１の出力はビ
ット処理回路８−１０、ラッチ８−２の出力はビット処
理回路８−１１に入力されるが双方の出力ともビット処
理を行われることなくラッチ８−３、ラッチ８−４へ送
られ、加算器８−９にて加算される。

ここで、レジスタＷＡＲの値について考えると、ＰＣＭ
部がない場合にはレジスタＭＡＲには初期値として波形
−周期に含まれるサンプル数の負数が書き込まれるが、
ＰＣＭ部がある場合には、レジスタＷＡＲの初期値とし
てＰＣＭ部として用いる波形のすべて゛　　のサンプル
数の負数が書き込まれる。故に、タイムスロット（２）
の演算結果はデータバンク１−６における波形１のＰＣ
Ｍ部先頭アドレスから順次ΔＷＡＲずつ増加した値とな
る。ＰＣＭ部終了の検出はタイムスロット（７）におけ
る演算において ＷＡＲ＋ΔＷＡＲ≧０となることを検出して行い、ＰＣ
Ｍ部終了後のアドレス発生はＰＣＭ部がない場合と全く
同じであり、ビット処理回路８−１１によるビット処理
が行われる。

なお、楽音発生部１−５におけるアドレス演算は１６ビ
ツトであるが、１６ビツトのアドレス信号では充分でな
い場合が当然考えられる。そこで、本楽音発生部１−５
においては、タブレットデータＴＡＢの上位３ビツトを
用いてアドレス空間が拡張できるようになっている。Ｉ
ｌｏ　２−１０におけるラッチ１０−３がアドレス空間
拡張用のラッチであり、ラッチ１０−３にタブレットデ
ータＴＡＢの上位３ビツトがラッチされる。即ち： 押鍵によりイニシャルモードになると、ＲＡＭ５−４に
格納されたタブレットデータがＭＳＷ２−１１を介して
ＲＡＭ７−３のレジスタＴＡＢ’に格納される。次いで
ノーマルモードに入ると、ＲＡＭ７−３のレジスタＴＡ
Ｂ’の値が読み出され、ＭＳＷ２−１１を介ｔ、テＩ１
０２−１０ニおけるラッチ１０−３にラッチされる。こ
のようにして内部演算は１６ビツトでありながら１９ビ
ツトのアドレス空間をアクセスすることができる。

■　波形読み出し 波形読み出しはタイムスロット（２）、　（４）にて行
われたアドレスに基づいて行われる。タイムスロット（
２）による演算結果はＣバス、５Ｉｉ１２８．１化バス
、５Ｗ３０、Ｄバスを介しテＩ１０２−１０（７）ラッ
チ１０−Ｈ，−ラッチされる。まず、ラッチ１０−１の
出力がシフタセレクタ１０−９、ラッチ１０−４．ビッ
ト処理回路１０−１０を介してラッチ１０−５にラッチ
されてラッチ１０−３によるデータとともにデータバン
ク１−６を読み出し。

データバンク１−６の出力がラッチ１０−８にラッチさ
れる。次いで、ラッチ１０−１の出力がシフタセレクタ
ｌ０−９にて１ビツト右シフトされ、ＭＳＢに１〃が加
えられてラッチ１０−４でラッチされる。ラッチ１０−
４の出力がビット処理回路１０−１０を介してラッチ１
０−５にラッチされ、ラッチ１０−３によるデータとと
もにデータバンク１−６を読み出し、データバンク１−
６の出力がラッチ１０−７にラッチされる。この時ラッ
チ１０−７の上位８ビツトにはラッチ１０−８の出力が
与えられているので、前回のデータバンク１−６の値と
ともにラッチされる。ここで、ラッチ１０−７の下位８
ビツトにラッチされたデータは、データバンクの項で述
べたとおり１２ビツト波形の下位４ビツト２ワード分に
相当する。ラッチ１０−７の出力はセレクタ１０−１２
を介してシフタ１０−１３に与えられ、上位８ビツトは
４ビツト右にシフトされ。

ラッチ１０−１の出力のＬＳＢ＝Ｏならば下位８ビツト
も４ビツト右シフトされ、ＬＳＢ＝１ならば下位４ビツ
トがシフトされずにシック１０−１３より出力される。

ここで、コントロールデータＣ０ＮＴにおいてす８＝１
即ち８ビツト波形の指定がある場合には、シフタ１０−
１３は下位４ビツトを′０”にして出力する。シフタ１
０−１３の出力はノイズ回路１０−１４、ラッチ１Ｏ−
２を介してＤバスに与えられ、ＭＳＶ２−１１を介して
ＲＡＭ７−３のレジスタｗＲ１に格納される。この値が
波形１の波形データである。

タイムスロット（４）によって得られたアドレスについ
ても同様の処理が行われる。ただし、コントロールデー
タＣ０ＮＴにおいてＮＡ　＝　００でない場合にはノイ
ズ回路１０−１４においてノイズ信号が加えられる。Ａ
Ｎ＝０１の時にはビット９が、ＮＡ＝１０の時にはビッ
ト１０が、ＮＡ＝１１の時にはビット９及び１０がノイ
ズ信号におきかえられる。このようにして、加算器を用
いずにノイズ信号を重畳している。これが波形２の波形
データとしてＲＡＭ？−２のレジスタ＋１Ｒ２に格納さ
れる。

■　エンベロープ乗算 上記のようにして波形１、波形２の２種類の波形データ
が得られたが、この波形データに対してエンベロープの
乗算を行う。波形１に対するエンベロープはＲＡＭ７−
３のレジスタＥＲＩに、波形２に対するエンベロープは
ＲＡＭ７−３のレジスタＥＲ２に入っている。ここで、
エンベロープについて述べると、エンベロープは指数部
４ビツト仮数部９ビットの１３ビット浮動小数点表示に
なっている。エンベロープ乗算は各チャンネル２回行わ
れるがそれぞれの動作は同様であるので、タイムスロッ
ト（７）〜（９）におけるｗＲＩ　Ｘ　ＥＲＩの演算に
ついて説明する。

ＲＡＭ７−３（７）　レジスタＥＲ１ノデータがＭＳＷ
２−１１を介してＭＰＬＹ２−７のラッチ９−３及びラ
ッチ９−５にラッチされる。ここで、ラッチ９−３には
レジスタＥＲＩの下位１０ビツトが、ラッチ９−５には
レジスタＥＲＩのビット９−１２がラッチされる。次い
でＲＡＭ？−３のレジスタ１１ＲＩ（７）データがＭＳ
Ｖ２−１１を介して１ｌＩＰＬＹ２−７（７３ラッチ９
−１にラッチされる。ラッチ９−３の出力はビット処理
回路９−１２においてそのＭＳＢが°１１”にされてラ
ッチ９−４にラッチされる。即ち、ラッチ９−４にはエ
ンベロープの仮定部がラッチされる。ラッチ９−１の出
力はシフタ９−１１を介してラッチ９−２にラッチされ
る。この際エンコーダ９−１０のＣ入力にはＳＱ倍信号
よって１が与えられており、シフタ９−１１のＣ入力に
は００００１が与えられる。故にシフタ９−１１はラッ
チ９−１の下位１２ビット即ちデータバンク１−６より
読み出した波形１の波形データ１２ビツトをラッチ９−
２へ送出する。乗算器９−１６がラッチ９−２及びラッ
チ９−４のデータの乗算を行い、積１４ビットがラッチ
９−７にラッチされ、シフタ９−１５へ送出される。

一方、ラッチ９−５にはエンベロープの指数部がラッチ
されており、ラッチ９−６を介してデゴーダ９−１３に
てデコードされ、セレクタ９−１４を介してシフタ９−
１５に制御信号として与えられる。故に、ラッチ９−７
の出力はエンベロープの指数部によってシフトされ、ラ
ッチ９−８にてラッチされる。このようにして、固定小
数点の波形データと浮動小数点のエンベロープの乗算が
行われる。ラッチ９−８の出力はＬバスよりＭＳＶ２−
１１を介してＲＡＭ？−１のレジスタ％ｌＥ１に格納さ
れる。波形２の波形データとエンベロープの乗算も同様
にして行われＲＡＭ？−４のレジスタＶｌｌＥ２に格納
される。

■　２波混合 上記のようにして、レジスタ１Ｅ１．　ＶＢ２に波形が
格納された。このステップではｗＥｌと１ＩＥ２の和を
求める。タイムスロット（１）における演算がこれに相
当する。

■　ＣＮ乗算 タイムスロット（１）で２波混合を行うが、本楽音発生
部１−５においては、ＡＢＭ２−９及びフィルタ１−７
の特性によっては音名に応じて発生される音圧レベルが
異なる場合がある。このための補正を行うのがＣＮ乗算
である。ここでは補正の為の係数としてノート係数ＣＮ
をそのまま用いている。タイムスロット（１）における
１ＩＥ２＋％ｌＥ１の演算結果が、Ｃバスより５Ｖ２８
、ＨＬババス５Ｖ２９、Ｌバスを介してＭＰＬＹ２−７
のラッチ９−１にラッチされる。一方メモリ２−５のＲ
ＯＭ７−５よりノートデータＮＯに応じてノート係数Ｃ
Ｎが読み出され、ＨＤババス　８％１２４、Ｌパスを介
してＭＰＬＹ２−７のラッチ９−３にラッチされる。

ここで、ｗＨＩ　＋　ＶＢ２は１６ビツトのデータであ
るが乗算器９−１６のＡ入力は１２ビツトであるのでＭ
ＰＬＹ２−７では次のような処理を行っている。即ち、
ラッチ９−１の上位５ビツトがエンコーダ９−１０に入
力され、エンコーダ９−１０が第９表に示すとおりのデ
ータをＡ、８両端子より出力する。つまり、ラッチ９−
１におけるデータが実質何ビットであるかを求め、この
結果に応じてシフタ９−１１によってラッチ９−１より
１２ビツトをとり出す０例えば、ラッチ９−１の値が３
Ａ２６□６の場合は、このデータは実質１５ビツトのデ
ータであるのでシフタ９−１１はラッチ９−１のビット
１４以下の１２ビツトをとり出し、シフタ９−１１の出
力は７４４１．となる。このようにしてＷＢ２　＋　Ｍ
ＨＩの実質の部分とノート係数との乗算を行い、シフタ
９−１５によって元のビット数にもどし、ラッチ９−９
でラッチする。

以上のようにして少ないビット数の乗算器を用いて大き
なビット数のデータの乗算を行っている。

このようにして得られた値をＤＡＣ２−８へ出力し、Ａ
ＢＭ２−９で所定の周期に補正されて楽音信号として出
力される。

ところで１本楽音発生部１−５においては、先に述べた
ようにマイコンの指示により第１表のフラグｖＯＬによ
り、ＣＮ乗算をＶＬＤ乗算に切換えることができる。即
ち、ロングシーケンスにおいて、ＲＡＭ５−６のレジ：
Ａ　９　ＶＬｏ　８ビツトが、ＭＳｗ２−１１ヲ介シテ
ＲＡＭ？−４のレジスタＬＶＤ−に送られる。送出の際
にＭＳＶ２−１１においてビットシフトがなされ、８ビ
ツトのデータを２ビツト左シフトし更に下位２ビツトに
６０”を追加し、１０ビツトのデータに変換される。こ
のことによりＶＬＤのビット数はＣＮのビット数と同一
となる。　ＩＩＥＺ十ＷＥ１の値にＲＯＭ７−５の値を
掛けるか、レジスタＶＬＤ’の値を掛は合わせるかは第
１表におけるフラグＶＯＬで決まり、ＶＯＬ＝Ｏならば
ＲＯＭ７−５がＨＤババスデータを送出し、　ＶＯＬ＝
　１ならばＲＡＭ７−４がＨＤババスデータを送出する
。

上記のように構成することにより、マイコン１−４によ
って楽音発生部１−５の出力する楽音信号のレベルを変
えることが可能となり、第１表のＶＬＤの値を順次変え
ることにより振幅変調をかけることが可能となる。

鍵盤を押下する速さと圧力の少なくとも一方に基づきＶ
ＬＤを作成すると、タッチレスポンス機能が実現する。

タッチレスポンス機能とは鍵盤の操作の速さ・強さ等に
よって音量・音色等が変化することである。例えばピア
ノは１強く釘等すると音量が大きいだけでなく音色も華
やかなものになり、弱く打鍵すると音量が小さいだけで
なく音色もこもったものとなる。打鍵の強さに応じて音
量も音色も自在に変化するが、ピアノの場合は打鍵の後
、鍵盤を押す強さを変化させても、減衰しつつある音質
には変化を加えることができない。このようにピアノは
打鍵の強さのみがタッチレスポンス機能となっていて、
このような機能を特にイニシャルタッチコントロールと
呼ぶ、一般に打楽器がこれに属する。

一方、トランペットは息の強さにより持続している音質
をも変化することができるので、この音を模倣して電子
楽器の鍵盤操作で演奏する場合も、押鍵によりトランペ
ット音を発生中に押鍵の強さを増減することで音量・音
色に変化を与えることが必要となる。このような機能を
特にアフタータッチコントロールと呼ぶ。一般に、弦楽
器と管楽器がこれに属する。

本発明の実施例では先に述べたように、ＶＯＬフラグに
よりＶＬＤ乗算を行うことにより、各チャンネル独立に
音量を制御することができる。

応用例−とじて、打鍵の強さを計測して、強さに応じて
ＶＬＤの値を作成してマイコンから転送することにより
、打鍵毎に転送された異なるＶＬＤに応じて各音の音量
が変化することになる。

マイコンがＶＬＤを転送する際、ＶＬＤの値に応じてタ
ブレットデータを切換えて転送すると、本実施例の楽音
発生部はＶＬＤの値に応じて音量と共に音色をも変化さ
せられることは、先に掲げた機能説明で明らかである。

この音色の切換について、　ＶＬＤが８ビツトの例で説
明する。

第２３表に、ＶＬＤの値の範囲と、それに対応する強弱
名とタブレット名の一例を示す。

ＶＬＤが１ビット小さくなる毎に、音量は１７２つまり
６ｄＢ小さくなり、これを音楽用語の強弱名の各々に割
当てである。またｆｆの強さには華やかな音色が必要な
ので高調波の豊富な波形データをタブレットＯに割当て
、ｍｐより小さい音量ではこもった音色が必要なので正
弦波に近い波形データをタブレット３に割当てるように
、複数種類の波形データをデータバンクに準備しておく
。

このようにすると、打鍵の強さによってＶＬＩ）の数値
範囲で音色が４通り切換えられると同時に８ビツトのＶ
ＬＤに応じて２５６通りの音量が指定できる。

以上はイニシャルタッチコントロールであったが、同様
に打鍵後の押鍵圧の大小に応じて、刻々と変化するＶＬ
Ｄと、ＶＬＤの値に応じて刻々と変化するタブレットデ
ータとをマイコンが送出すると、本実施例の楽音発生部
は打鍵後の押鍵圧の変化に応じて刻々と、音色と音量と
を変化させることができる。

以上がアフタータッチコントロールである。

（４）　　エンベロープ発生方法 楽音発生部１−５におけるエンベロープの発生方法は次
の３ステツプに分けられる。即ち、■　アドレス発生 ■　エンベロープデータの読み出し ■　エンベロープ計算 以下各ステップを詳しく説明する。

■　アドレス発生 押鍵によるイニシャル設定にて、ヘッダデータの５ＴＥ
（エンベロープデータＥｌ’のスタートアドレス）、Δ
５ＴＥ（エンベロープデータＥｌ’のワード数）に基づ
いてレジスタＥＡＲＬ、　ＥＡＲＬ、　ＴＲＩ、　ＴＲ
２゜ΔＴｌ、ΔＴ２が初期設定されている。これらのデ
ータをもとにアドレスの演算が行われる。アドレスの演
算は演算頻度が少なくてもよいので演算シーケンスのロ
ングシーケンスにて行っている。更に、ロングシーケン
スの奇数回目でエンベロープデータＥｌ’のアドレス演
算を、偶数回目でエンベロープデータＥ”のアドレス演
算を行っている。

奇数回目のロングシーケンスにおいて、タイムスロット
（１３）で ΔＴｌ　　＋　　ＴＲＩ　　→　ＴＲＩ　　　　　　　
　　　　・・・・・・（４−１）タイムスロット（１５
）で ΔＥＡＲＩ　＋　ＥＡＲＬ　＋Ｃｉ　−＊　ＥＡＲＬ　
　　・・・・・・（４−２）の演算が行われＥＡＲＬの
値を用いてデータバンク１−６の読み出しを行う。タイ
ムスロット（１５）のＣｉはタイムスロット（１３）に
て行われるΔＴ１の累算によって生じたオーバーフロー
に当る。ここで演算（４−１）を詳しく説明する。

先ず、ＲＡＭ７−２のレジスタΔＴ１の値がＨＢババス
阿Ｓ１＋１２−１１を介してＦＡ２−６のラッチ８−１
にラッチされる。同時に、ＲＡＭ７−３のレジスタＴＲ
Ｉの値がＨＣバス、ＭＳＷ２−１１を介してＦＡ２−６
のラッチ８−２にラッチされる。ラッチ８−１の出力は
ビット処理回路８−１０によってビット３が強制的にＩ
ｔ　０１１にされ（ビット３をＩＩ　Ｏ＄１にする理由
は後で述べる。）、ラッチ８−３でラッチされる。ラッ
チ８−２の出力はビット処理回路８−１１を介してラッ
チ８−４でラッチされる。二二でビット処理回路８−１
１においてはビットの変換等の処理は施されない、ラッ
チ８−３及びラッチ８−４の出力を加算器８−９にて加
算し、ラッチ８−７、ラッチ８−８ヲ介してＣパスに与
え、ＭＳ１１２−１１を介しテＲＡＭ７−３のレジスタ
ＴＲＩに加算結果を格納する。ここで加算結果にオーバ
ーフローが生じた場合は、加算器８−９のＧｏより１”
が出力される。この出力をラッチ８−６にてラッチし、
タイムスロット１５の演算の際に使用する。但し、これ
は波形データにＰＣＭ部がない場合についてであり、波
形データにＰＣＭ部がある場合（フラグＰＣＭ＝１）に
はＰＣＣ郡部読み終えるまでレジスタＴＲＩに対し演算
結果として強制的に′０”が入力される。故にΔＴ１の
累算によるオーバーフローが生じることがない為ＰＣＭ
を読み終えるまではＥＡＲＩの値が更新されることはな
い。

ΔＴ１はイニシャル処理の項で述べたとおり第１３表に
おけるＣ＝Ｏ時のＤ出力の値であり、レジスタＴＲＩは
１６ビツトのレジスタであるので、例えばΔＴ１＝４０
００１．であれば演算（４−１）は４回行われるとレジ
スタＴＲＩはオーバーフローし、演算（４−２）のＣ１
＝１となりアドレスの更新が行われる。ここで５演算（
４−１）、　（４−２）はロングシーケンスの２回に１
回行われる。第１図（ハ）で示すとおり、同じチャンネ
ルのロングシーケンスは３８８タイムスロツトの周期、
即ち１タイムスロツトは２５０ｎｓであるので９７μｓ
の周期に現われる。故に演算（４−１）、　（４−２）
は１９４μＳ毎に行われ、ΔＴ１＝４０００１．である
場合には７７６μｓでアドレスの更新が行われることに
なる。

ところで、エンベロープデータは２バイトで構成されて
いるので、アドレスの更新の際は２ずっ更新されなけれ
ばならない、タイムスロット（１５）においては次のよ
うにしてアドレスの更新を行っている。

先ず、ΔＥＡＲＬはΔＴ１によって定まる値であり、Ａ
　Ｔｌ　＃　０００８１．　（７）時にはＡＥＡＲ１＝
００００１．テあり、ΔＴ１＝０００８１．の時にはΔ
ＥＡＲＬ　＝　ＦＦＥＢｉ、　＝−２１□。である。こ
の操作はＭＳＷ２−１１における５Ｖ３１にて行われる
。５Ｗ３１は第１１図（す）に示すようになっており、
ΔＴ１のビット３の値を示すフラグＴＯによって制御し
ている。今仮にΔＴ１≠０００８１．とすると、５Ｗ３
１によりＡバスにｏｏｏｏ、、が、ＲＡＭ？−１のレジ
スタＥＡＲＩよりＨＡババスＭＳ１１２−１１の５１１
２を介してＢバスにＥＡＲＬ（７）値が与えられる。こ
れらの値がＦＡ２−６のラッチ８−１゜ラッチ８−２に
ラッチされる。ラッチ８−１の出力はビット処理回路８
−１０を介してラッチ８−３へ送られる。

ここで、ビット処理回路８−１０ではデータの変換は行
われないようになっている。同時に、ラッチ８−２の出
力はビット処理回路８−１１に与えられ、データのＬＳ
Ｂが強制的にｌ”にされてラッチ８−４へ送られる。即
ちビット処理回路８−１１にて予め１が加えられる。ま
た、先に述べたラッチ８−６に格納されている演算（４
−１）によるオーバーフローがラッチ８−５にラッチさ
れる。故にラッチ８−３．ラッチ８−４及びラッチ８−
５の値の加算を行うと、ラッチ８−５の値が°°１″で
あればＥＡＲＩの値に”２”が加えられることになる。

一方、ラッチ８−５の値が０”の場合はＥＡＲＩの値は
１増加されたままとなるが、イニシャル処理の項で述べ
たように、Ｉｌｏ　２−１０においてＬＳＢに強制的に
Ｉ　Ｑ　ｌ＃、　Ｉｔ　ｌ”を与えるので不都合は生じ
ない。

ところでΔＴ１＝０００８１．の場合には、ΔＥＡ旧が
ＦＦＥＢ、、　（−０１゜）となる。故にＥＡＲＩの値
から２１１１．引かれることになり、１０ワード前のエ
ンベロープデータが読まれることになる。これにより、
エンベロープデータのアドレスがループすることになり
、マンドリンのようなくり返しエンベロープを発生する
ことができる。先に演算（４−１）にて、ビット処理回
路８−１０にてビット３をＨＯｊｊにすると述べたが、
その理由はビット３がΔＥＡＲＩ　＝ＦＦＥＢ１．とす
るビットであり、この演算を行う際にレジスタＴＲＩに
０００８１．を加えないようにする為である。

ロングシーケンスの偶数回目におけるΔＴ２゜ＴＲ２，
ΔＥＡＲ２，ＥＡＲ２の演算も同様にして行われる。

なお、ＥＡＲＩ、　ＥＡＲ２に関する演算は全く独立に
行われる為、波形ｌ、濾波形に対して全く異なったエン
ベロープ信号を発生させることができるのは言うまでも
ない。また、ＥＡＲＩ又はＥＡＲ２のくり返しについて
もくり返しの周期を異ならしめることが容易であるので
種々の効果を得ることができる。

■　エンベロープデータの読み出し エンベロープデータの読み出しはロングシーケンスにお
いて行い、偶数回目に波形１のエンベロープデータを、
奇数回目に波形２のエンベロープデータの読み出しを行
う。

レジスタＥＡＲＩ、　ＥＡＲ２の値に基づいて行うエン
ベロープデータの読み出し方についてはイニシャル処理
の項で述べたものと全く同じであり、■１０２−１０に
てデータバンク１−６より読みとったデータのフォーマ
ット変換を行いながらレジスタΔＴｌ。

Ａｒ１．　ＡＺＩ、　ＡＺ２．　ＡＥＩ、ΔＥ２ニ格納
していく。

■　エンベロープ計算 エンベロープデータの読み出しにより、ＡＺＩ。

ΔＺ２．ΔＥｌ、ΔＥ２にデータが格納されており、ま
タイニシャル処理ニよ’ＪＥＲＩ、　ＥＲ２，ＺＲＩ、
　ＺＲ２ニ初期値が与えられている。これらの値に応じ
てエンベロープ計算を行う。

エンベロープ計算の基本は加算部のタイムスロット（３
）、　（５）、　（６）、　（８）である、タイムスロ
ット（３）、　（５）によって波形１のエンベロープを
計算し、タイムスロット（６）、　（８）によって波形
２のエンベロープを計算する。ここで、タイムスロット
（５）。

（８）のＣ１はタイムスロット（３）、　（６）による
演算で生じたオーバーフローであるが、タイムスロット
（３）、　（６）にて生じたオーバーフローがどのよう
にしてタイムスロット（５）、　（８）で加えられるか
については、アドレス発生のタイムスロット（１３）　
。

（１５）で述べたものと同様である。このようにして得
られ九〇ＲＩ、　ＥＲ２の値がエンベロープデータであ
る。

ところで、エンベロープ計算は各種モードによって異な
る。各種モードとは、 １）波形がＰＣＭを有する場合と有しない場合。

（ＰＣＭ　＝　ｌ１０） ２）　ピアノ型エンベロープの場合とオルガン型エンベ
ロープの場合、　ＣＰ１０＝１１０）３）　ダンパフラ
グをオンした場合とオフした場合。（ＤＭＰ　＝　ｌ１
０） の３種である。以下側々の場合について説明する。

ＰＣＭ＝ＯかつＰ１０＝０ 初期設定はＥＲＩ、　ＥＲ２，ＺＲＩ、　ＺＲ２トも一
〇＃であり、鍵が押圧されている時はレジスタΔＥ１．
ΔＥ２゜ΔＺｌ、Δｚ２の値に従ってエンベロープの演
算を行う。鍵が離されると、タイムスロット（３）、　
（５）。

（６）、　（８）のＡＺＩ、　ＡＥＩ、　ＡＺ２．　Ａ
ｌｌ！２（７）値トシテ。

ＵＣＩＦ２−３の信号処理器５−６よりリリースデータ
が発生され、レジスタΔｚ１．ΔＥｌ、ΔＺ２．ΔＥ２
の値のかわりに用いられる。

なお、このモードにおいてはダンパフラグＤＭＰによっ
て演算は何ら影響はされない。

ｐｃＰ４＝ｏかつＰ１０＝１ 初期設定はＥＲＩ、　ＥＲ２，ＺＲＩ、　ＺＲ２トもＩ
ＩＯ”であり、鍵が押圧されている時はレジスタΔＥｌ
、Δ［２゜ΔＺｌ、Δｚ２の値に従ってエンベロープの
演算を行う。鍵が離されると、ダンパフラグＤＭＰ＝１
の場合は引き続きレジスタ八Ｅｌ、ΔＥ２．Δ２１．Δ
ｚ２の値に従ってエンベロープの演算を行い、ダンパフ
ラグＤＭＰ＝Ｏの時はＰＣＮ＝ＯかつＰ１０＝Ｏの場合
と同じである。

ＰＣＭ部１かつＰ１０＝０ 初期設定は、ＥＡ１＝ＩＦＦＦｔ＊ｔ　ＥＲ２＝　Ｏ、
ＺＲ１＝　Ｏ。

ＺＲ２＝Ｏである。鍵が押圧されており、波形１がＰＣ
Ｍ部を読み出している時は初期値が保持され、ＰＣＭ部
を読み終えると、レジスタΔＥｌ、ΔＥ２゜ΔＺｌ、Δ
Ｚ２の値に従ってエンベロープの演算を行う、１Ｍが離
されると、波形１がＰＣＭ部を読み出しているいないに
関係なく　ＵＣＩＦ２−３の信号処理器５−６によるリ
リースデータに基づいて演算が行われる。

即ちＰＣＭ＝ＯかつＰ１０＝Ｏの場合に帰着する。

なお、このモードにおいてはダンパフラグＤＭＰによっ
て演算は何ら影響を受けない。

ＰＣＭ部１かつＰ１０＝１ 初期設定は、ＥＲ１＝ＩＦＦＦ、、、　ＥＲ２冨０　、
　ＺＲ１＝　Ｏ。

ＺＲ２＝０である。ダンパフラグＤＭＰ＝Ｏの場合は、
１度鍵が押圧されると離鍵のタイミングには無関係に演
算が行われる。即ち、波形１がＰＣＭ部を読み出しテイ
ル時にはレジスタＥＲＩ、　ＥＲ２，ＺＲＩ、　ＺＲ２
は初期値が保持され、ＰＣＭ部を読み終えるとレジスタ
ΔＥＩ、ΔＥ２．ΔＺｌ、Δｚ２の値に従って演算が開
始される。ダンパフラグＤＭＰ＝１の場合は、ＰＣＭ部
１かつＰ１０＝Ｏの場合と全く同じである。

以上述べたように、種々のモードに応じて自由にエンベ
ロープ信号を発生することができる。また、ΔＥｌ、Δ
ＺｌとΔＥ２．Δｚ２は全く独立に設定でき、そのデー
タはアドレス発生の項にて明らかなとおりΔＴｌ、ΔＴ
２によって定まる時間で更新されるので前述の２種類の
波形データと相俟って種々の楽音が発生できる。

（発明の効果） 以上のように本発明は、波形データと、該波形データの
アドレスを含む第１のデータと、該第１のデータのアド
レスを含む第２のデータとを格納するデータバンクを有
し、少なくとも音色選択データと音程データとを含む演
奏データを受取り、上記データバンクから該音色選択デ
ータと該音程データの全部又は一部をアドレスとして該
当する第２のデータを読み出し、上記データバンクから
該第２のデータの全部又は一部をアドレスとして該当す
る第１のデータを読み出し、上記データバンクから該第
１のデータの全部又は一部をアドレスとして該当する波
形データを読み出し、該波形データに上記演奏データに
基づく処理を施して楽音信号を発生する楽音発生部を有
することにより、各鍵ごとに音色の変化を与えることが
できる一方、逆に同一オクターブ内にては同じヘッダア
ドレスデータを有するようにすれば波形データ、エンベ
ロープデータ、ヘッダデータを増すことなく同じ音色の
楽音が得られる。また、各ヘッダデータにおいて任意の
波形データ、エンベロープデータが指定できるので、少
ない波形データ及びエンベロープデータであってもその
組み合わせ方で様々な楽音を発生することも可能である
。

第７表 Ｘ　：　　Ｄｏｎ’ｔ　ｃａｒｅ Ｘ　：　　Ｄｏｎ’ｔ　ｃａｒｅ 第１４表 （上位２ ビット） 第１５表 第１９表 一：　ビット処理を行わないビット

【図面の簡単な説明】

第１図（イ）は本発明における情報処理装置の一実施例
のブロック図、第１図（ロ）はマイコンによるデータ転
送のタイミング図、第１図（ハ）は本発明において用い
られている演算タイムスロットを表わす図、第２図は本
発明における楽音発生部１−５の構成図、第３図は楽音
発生部１−５におけるノートクロック発生の原理図、第
４図は楽音発生部１−５における５ＥＱ２−２の詳細図
、第５図は同じくυＣｌＦ２−３の詳細図、第６図は同
じ＜　ＣＤＲ２−４の詳細図、第７図は同じくメモリ２
−５の詳細図、第８図は同じ＜　ＦＡ２−６の詳細図、
第９図（イ）は同じくＭＰＬＹ２−７の詳細図、第９図
（ロ）はＭＰＬＹ２−７にて使用している乗算器９−１
６の詳細図、第１Ｏ図は楽音発生部１−５におけるＩｌ
ｏ　２−１０の詳細図、第１１図（イ）は同じ＜ＭＳ％
１２−１１（７）詳細図、第１１図（ロ）〜第１１図（
す）はＭＳ１２−１１に用いられているスイッチのパタ
ーン図、第１０１（、（）はＭＳ１２−１１４＝おける
データ転送のタイミング図、第１２図はデータバンク１
−６におけるデータフォーマットを示す図、第１３図は
データバンク１−６におけるエンベロープデータのデー
タフォーマットを示す図、第１４図は従来の電子楽器に
おけるメモリの構成図である。 １−１・・・鍵盤、１−２・・・タブレット、１−３・
・・効果スイッチ、１−４・・・マイコン、１−５・・
・楽音発生部、１−６データバンク、１−７・・・フィ
ルタ、２−１・・・マスタクロック、２−２・・・シー
ケンサ（ＳＥＱ）、　２−３・・・マイコンインターフ
ェース部（ＵＣＩＦ）、２−４・・・比較レジスタ部（
ＣＤＲ）、２−５・・・メモリ、２−６・・・フルアダ
一部（ＦＡ）、２−７・・・乗算部（ＭＰＬＹ）、２−
８・・・ディジタルアナログコンバータ（ＤＡＣ）、２
−９・・・アナログバツアアメモリ部（ＡＢＭ）、２−
１０・・・入出力回路部（Ｉｌｏ）、２−１１・・・マ
トリックススイッチ部（ＭＳｌｌ）。 特許出願人　松下電器産業株式会社 第１図 （イ） （Ｙｊ） Ａ／Ｄ　　４バコ二〇− 第２図 」 第４図 第８図 第１１図 ＦＡ　　　　　　　　　　ＭＰＬＹ　　　　１４）第１
１図 第１２図 第１３図 ２禦０　の　瓜１ Ｚ−１＋？　　綺 ΔＥ　　５ＳＳＳ　ＳＳ　ＳＳ　ＳＳＳ　５ＳＳＳＳΔ
Ｚ　　　　　　　ＤＡＴＡ　　　　　００００００００
第１４図

Claims (1)

1. 【特許請求の範囲】 波形データと、該波形データのアドレスを含む第１のデ
   ータと、および該第１のデータのアドレスを含む第２の
   データとを格納するデータバンクを有し、 少なくとも音色選択データと音程データとを含む演奏デ
   ータを受取り、上記データバンクから該音色選択データ
   と該音程データの全部又は一部をアドレスとして該当す
   る第２のデータを読み出し、上記データバンクから該第
   ２のデータの全部又は一部をアドレスとして該当する第
   １のデータを読み出し、上記データバンクから該第１の
   データの全部又は一部をアドレスとして該当する波形デ
   ータを読み出し、該波形データに上記演奏データに基づ
   く処理を施して楽音信号を発音する楽音発生部を有する
   ことを特徴とする電子楽器。