JPS61255397A - 電子楽器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電子楽器に係り、特にノイズ信号を発生する電
子楽器に関する。

（従来の技術） 近年電子楽器はデジタル信号処理の導入により高度な音
色づくりが可能となったが、フルート等のニアリード楽
器類においてはノイズ成分の再現が必要となる。このノ
イズ成分を再現するようにした電子楽器としては特開昭
５９−７５２９４号がある。

第１４図にブロック図を示し、その動作を以下に説明す
る。

入力部１に指示された出力すべき楽音に関する情報は制
御部２へ送られる。制御部２では入力部１より与えられ
た情報に基づいてテーブルメモリ３より楽音波形を合成
するための情報を読み出し。

これに基づいて音素片メモリ４より波形データを読み出
して楽音波形を合成し、同時にノイズメモリよりノイズ
データを読み出して上記楽音波形に加算し、ＤＡ変換部
５より出力する。このようにしてノイズ成分を含んだ楽
音信号を得ている。

（発明が解決しようとする問題点） しかしながら上記のような構成では、ノイズデータと楽
音波形とを加算するための加算器が必要となり回路の規
模が増大するという問題点を有していた。

本発明は上記の点に鑑み、回路規模をあまり増大させる
ことなくノイズ成分を含む楽音信号を発生する電子楽器
を提供するものである。

（問題点を解決するための手段） 上記問題点を解決するために、本発明の電子楽器は、演
奏操作部から送出される演奏情報に基づいて所定の波形
データと所定のエンベロープとを発生し該波形データと
該エンベロープを乗算して所定の楽音データを発生する
楽音発生部と、ノイズ信号を発生するノイズ発生部と、
前記演奏情報の指示により前記楽音データの所定のビッ
トを前記ノイズ信号でビット操作する手段とを有するも
のである。

（作用） 本発明は上記した構成によって楽音データの所定のビッ
トをノイズ信号でビット操作を行うようにしたために加
算器を用いずにノイズ信号を含んだ楽音信号を得ること
が可能となる。

（実施例） 以下図面に基づき本発明の一実施例を説明する。

第１図は本発明による情報処理装置を電子楽器に用いた
場合のブロック図である。この第１図を説明すると、１
−１は鍵盤である。１−２はタブレットであり、本電子
楽器より出力される楽音の音色の選択を指示する操作部
である。１−３は効果スイッチであり、楽音に対する各
種の効果の制御、例えばヴイブラート、トレモロ等の効
果のオン・オフを指示するスイッチである。１−４はマ
イコン（マイクロコンピュータ）であり、例えばインテ
ル社のマイコン８０４９等が相当する。１−５は楽音発
生部であり、マイコン１−４より与えられた制御信号に
基づいて波形演算、周波数演算を行う。１−６はデータ
バンクであり、楽音発生部１−５にて使用する波形デー
タやエンベロープデータが格納されているＲＯＭ　（読
出専用メモリ）である。１−７はフィルタであり、楽音
発生部１−５より出力される楽音信号の折り返しノイズ
を除去する６１−８はスピーカである。

次に第１図（イ）に示す電子楽器の動作を説明する。マ
イコン１−４は内部に予め書き込まれた命令に従って、
鍵盤１−１、タブレット１−２、効果スイッチ１−３の
状態を順次検索する。またマイコン１−４は鍵盤１−１
における鍵の０Ｎ１０ＦＦの状態に基づいて押圧されて
いる鍵のコードを楽音発生部１−５の複数のチャンネル
に割り当てる割り当て信号を送出するとともに、タブレ
ット１−２．効果スイッチ１−３の状態に応じて制御デ
ータを送出する。楽音発生部１−５においては、マイコ
ン１−４より送出される割り当て信号及びその他の制御
信号を内部のレジスタに取り込み、これらの信号に基づ
いてデータバンク１−６より必要な波形データ、エンベ
ロープデータを読み出しながら楽音信号の合成を行う、
この楽音発生部１−５において合成された楽音信号は、
フィルタ１−７を通してスピーカ１−８へと送られ楽音
を発生する。

第１図（ロ）にマイコン１−４より楽音発生部１−５へ
データを転送する場合のタイミング図を示す。また、第
１表にマイコン１−４より楽音発生部１−５へ送出する
データの内容を示す。第１表において、ＮＯＤはノート
オクターブデータであり、ノートデータＮＯとオクター
ブデータＯＣＴ及びキーオンデータにｏｎより成ってい
る。その具体的な内容は第２表にＮＯＤのビット構成が
示してあり、第３表番５ノートデータＮＤと音名との対
応が示してあり、第４表にオクターブデータＯＣＴと音
域との対応が示しである。即ち仮に楽音発生部１−５に
対しＧｌというノートの第６オクターブの音（以下Ｇ＃
６と略す）をチャンネル１より出力したい時には第１図
（ロ）におけるアドレスとして０００００００１　、デ
ータとして１００１１１１０をマイコン１−４より送出
することになる。

次に、ＰＤＤはピッチデチューンデータであり調律をず
らすための８　ｂｉｔのデータである。ＰＤＤは２の補
数表示にて表されており、可変範囲は−１２８〜＋１２
７の２５６通りである。　ＲＬＤはリリースデータで、
キーオフ後の減衰特性を制御する４　ｂｉｔのデータで
ある。ＶＯＬはボリュームフラグであり、このビットを
ｔ　ｉ−ｎにすると後述のボリュームデータＶＬＤに応
じて楽音発生部１−５からの楽音信号の出力レベル制御
を可能にするものである。ＤＭＰはダンパフラグであり
、ピアノタイプエンベロープの場合のキーオフ後の減衰
を急速な減衰にせしめるフラグであり、ＤＭＰ＝１の時
に機能する。ＳＱＬはソロフラグであり、他のチャンネ
ルと同音名の楽音がアサインされた時にそのチャンネル
の発生している楽音とこれから発生しようとしている楽
音の位相特性を合わすか否かを選択するフラグであり、
５ＱＬ＝１の時には位相合わせをキャンセルする。

ＴＡＢはタブレットデータであり、第１図におけるタブ
レット１−２により指定されるデータがこの５ｂｊｔに
入る。　ＰＥはピッチエクステントフラグで、このビッ
トをＩＩ　ｉｌｌにしたチャンネルにはピッチエクステ
ントがかかる。ＶＬＤはボリュームデータであり、前述
のボリュームフラグＶＯＬとともにチャンネルから出力
される楽音のレベルを８　ｂｉｔの細かさで制御する。

なお、これら一連のデータはすべてチャンネルごとに独
立に設定できるものである。

次に、楽音発生部１−５における演算シーケンスについ
て説明する。

第５表及び第６表に楽音発生部１−５の演算シーケンス
を示す。本楽音発生部１−５においては、短い演算サイ
クルでより多くのデータ処理を行うために演算シーケン
スがイニシャルモード、ノーマルモードの２つのモード
を有し、更に上記両モードがそれぞれロングシーケンス
、ショートシーケンスに分かれている。また、イニシャ
ルモードショートシーケンス及びノーマルモードロング
シーケンスはそれぞれＥＶＥＮ、　ＯＤＤの２つの状態
を有している。

イニシャルモードはマイコン１−４が楽音発生部１−５
に対して新たな楽音の発生を命令した際に楽音発生部１
−５におけるマイコン１−４より指定されたチャンネル
について種々のレジスタ等の初期設定を行うモードであ
りロングシーケンスより開始され、ショートシーケンス
を２回行った後ノーマルモードに入る。このイニシャル
モードにおける２回のショートシーケンスについて１回
目がＯＤＤ、２回目がＥＶＥＮのショートシーケンスと
なる。このイニシャルモード終了後、ノーマルモードに
移るが、ショートシーケンス６回の後ロングシーケンス
１回がくることになる。

本実施例では各チャンネル毎に、独立した２系統の波形
と独立した２系統のエンベロープとを掛は合わせるよう
になっており、更にピッチの細かな調整機能をも有して
いるが、これらの演算処理を時分割で８チャンネル分行
うためには多大な演算ステップが必要となる。そこで短
いサイクルで演算しないといけないものをショートシー
ケンスとし、演算頻度の低いもの、つまり長いサイクル
で演算してもよいものをロングシーケンスとする。

そしてショートシーケンスの間にロングシーケンスを挿
入することにより演算の効率化を図っている。

第１図（ハ）にショートシーケンス、ロングシーケンス
のタイミング図を示す。第１図（ハ）に示すとおり、シ
ョートシーケンス（０）〜（１０）の１１のタイムスロ
ットより成っており、ロングシーケンスは（１１）〜（
１９）の９のタイムスロットより成っている。個々のタ
イムスロットは２５０ｎｓであり、４分割されてψ１．
ψ３のノンオーバーラツプの２相クロツクとともに全体
のシステムが動作している。

ショートシーケンスとロングシーケンスの関係は、ショ
ートシーケンスがチャンネル０からチャンネル７まで８
回くり返されるごとに１チャンネル分のロングシーケン
スが入る。故に、例えばチャンネル３のショートシーケ
ンスは１１Ｘ８＋９の９７タイムスロツトごとに１回、
ロングシーケンスは９７×８の７７６タイムスロツトご
とに１回の割で現われることになる。更に、ノーマルモ
ードのロングシーケンスにはＥＶＥＮとＯＤＤの２つの
状態があるため、７７６Ｘ２の１５５２タイムスロツト
を周期としてシステムが動作しているものである。

次に、第５表及び第６表に基づいて個々の演算シーケン
スについて説明する。前述のように、楽音発生部１−５
は新たな押鍵によりイニシャルモードロングシーケンス
より開始するようになっているのでイニシャルモードロ
ングシーケンスよりタイムスロット別に説明を行う。

瓦見里 （１３）　ＰＤＤ　＋　ＰＥＤ　−＋　ＰＤＲ（１５）
　　　　Ｏ→ＴＲＩ （１６）　　　　Ｏ→ＴＲ２ （１７）　　　Ｏ−＊ＺＲ１ （１８）　　　　Ｏ−＋ＺＲ２ タイムスロット（１３）の意味するところは、ＰＤＤと
いうレジスタの内容とＰＥＤというレジスタの内容を加
算してＰＤＲというレジスタに格納するということであ
る。タイムスロット（１５）〜（１８）は、ＴＲＩ。

ＴＲ２，ＺＲＩ、　ＺＲ２というレジスタにＯを書き込
むということである。

一一タバンク　み　し く１２）　　　　　ＩＩＴＤ　−＋　１（ＡＤ　　−）
　ＨＡＤ（１４）　　　　　ＨＡＤ→Ｃ０ＮＴ→Ｃ０Ｎ
Ｔ、　ＤＩＦＩ（１６）〜（１７）　ｔ（ＡＤ　−＋　
ＳＴＥ　　−＋ＥＡＲＬこれらの意味するところは、左
端にあるデータ（例えばタイムスロット（１４）ならば
ＨＡＤというデータ）をアドレスとしてデータバンク１
−６より中央に記載のＣ０ＮＴというデータを読み出し
、右端にある名前のレジスタＣ０ＮＴ及びＤＩＦＩに格
納するということである。

（１）　　ＰＤＲ＋　ＪＤ　　Ｌ、Ｂ、　；　Ｏ→ＥＲ
２／１（３）　　ＯＲＧ　＋　ＯＣＴ　＋　　１　　→
ＩＩＥ２−＋　ＡＩＩＡＲ（４）　　Ｄ、Ｂ、　＋　Ｅ
ＡＲＩ→ＥＡＲ２（６）０　　　　→ＷＲＩ （８）０　　　　→ＥＲＩ （９）０　　　　　　→　リＥ２ （１０）　　　　　　Ｏ−＋　　ＷＥＩ、ＩＲ２タイム
スロット（１）における０→ＥＲ２／　１はショートシ
ーケンス１回目即ち０００時にはＥＲ２，２回目即ちＥ
ＶＥＮ時にはＥＲＩというレジスタに０を書き込むこと
を意味する。またり、Ｂ、とは、ＰＤＲ＋　ＪＤの演算
結果をレジスタに格納せずに、Ｌバス（後述）を介して
乗算部（後述）に送出することを意味する。タイムスロ
ット（３）においては、演算結果を一度ＷＥ２というレ
ジスタに格納した後デコードしてΔＷＡＲに格納するこ
とを意味する。タイムスロット（４）におけるり、Ｂ、
は、後述のデータバンク読み出し部によって得られる値
をレジスタ等を介さすＤバス（後述）を介して加算器に
送出することを意味する。

上記のＣ，Ｂ、は、加算部にて得られた結果をレジスタ
を介さずに乗算部に直接入力することを意味しこの場合
においてはタイムスロット（１）にて得られたＰＤＲ＋
　ＪＤの演算結果を意味する。

データバンク　み　し く１）　　　　ＨＡＤ→ΔＳＴＥ→Ａ、Ｂ。

（３）〜（４）　ＥＡＲＬ／２　→Ｅ１／２　→　ΔＴ
ｌ／２．ΔＥｌ／２゜Δｚ１／２ （６）　〜（７）　）ＩＡＤ　−＋　３７１／ΔＳＴＷ
　−＋　ＳＴＷ／ＷＡＲここでタイムスロット（１）の
Ａ、Ｂ、は、データバンク読み出しによって得られた値
をレジスタ等を介ざすに直接加算部のＡ人カへ入力する
ことを意味する。また、タイムスロット（６）〜（７）
のＳＴＶ／ＡＳＴＷ　→ＳＴＶ／ＷＡＲは、シーｒ−ト
シーケンス１回目即ち０００時には５ＴＩＩというデー
タを読み出してＳＴｖというレジスタに格納し、２回目
即ちＥＶＥＮ時にはΔＳＴＷというデータを読み出して
ＷＡＲというレジスタに格納することを意味する。

次にノーマルモードについて説明する。

ノーマルモードショートシーケンス 第６表において串印のついている箇所は、ノートクロッ
クが発生した後の最始のショートシーケンスのみでその
演算が行われるものであり、この動作を制御するフラグ
を計算要求フラグＣＬＲＱと呼ぶことにする。

証ｉ星 （１）　　ｗＥｌ　＋　ｗＥｌ　　　　　４　Ｌ、Ｂ。

（２）　　ＳＴｖ＋　ＩＩＡＲ−）　Ｄ、Ｂ、　、　Ｂ
、Ｂ。

（３）　　ＺＲＩ＋　ΔＺｌ　　　　４ＺＲ１（４）　
　ＤＩＦＩ　＋　Ｃ，Ｂ、　　　　→Ｄ、Ｂ。

（５）　　ＥＲＩ＋　ΔＥｌ　＋　Ｃｉ　４　ＥＲＩ（
６）　　ＺＲ２＋　　ＡＺ２　　　−’）　ＺＲ２（７
）　　ＷＡＲ＋　ΔＷＡＲ−＋　ｗＡＲ＊（８）　　Ｅ
Ｒ２＋　ΔＥ２　＋　Ｃｉ　−＊　ＦＲ２（９）　　　
ＦＲ＋　　ＣＤＲ→　ＣＤＲ拳ここで、タイムスロット
（１）のり、Ｂ、は、演算結果をレジスタを介さず直接
乗算部へ入力することを意味する。タイムスロット（２
）のり、Ｂ、、　Ｂ、Ｂ、は同様に演算結果を直接デー
タバンク読み出し部及び加算部のＢ入力へ入力すること
を意味する。タイムスロット（４）におけるＣ、Ｂ、は
、加算部の演算結果をレジスタを介さずに直接入力する
ことを意味し、この場合はタイムスロット（２）におけ
るＳＴＷ　＋　ＷＡＲの演算結果が入力される。また、
Ｄ、Ｂ。

はその演算結果を直接データバンク読み出し部へ入力す
ることを意味する。タイムスロット（５）及び（８）の
Ｃｉは、それぞれタイムスロット（３）及び（６）にお
ける演算のくり上り（キャリー）を加えるという意味で
ある。

東見皿 （１）〜（３）　　ＷＲ２＋　　ＦＲ２→ＷＥ２ｍ（４
）〜（６）　　Ｃ，Ｂ、　Ｘ　ＣＮ　　→（ＤＡＣ）（
７）　〜（９）　　ｗＲＩ　Ｘ　ＥＲＩ　　−＋　ＷＥ
１＊こくで、タイムスロット（４）〜（６）のＣ，Ｂ、
とは加算部の出力をレジスタ等を介さず直接乗算部へ入
力することを意味する。この場合は、タイムスロット（
１）のｗＥｌ　＋　ＩＩＥＩの演算結果に相当する。ま
た（ＤＡＣ）とあるのは、この演算結果をＤＡＣ（ＯＡ
コンバータ；後述）に入力することを表す。

データバンク　み出し く４）〜（５）　　Ｃ，Ｂ、　−＊　ｗｌ　→ＶＲ１＊
（７）〜（８）　　　Ｃ，Ｂ、　　−＋　　１１　−＋
　　ＷＲＩにこで、タイムスロット（４）〜（５）のＣ
，Ｂ、は加算部の演算結果を直接データバンク読み出し
部へ入力してデータバンク１−６のアドレスとすること
を意味し、この場合は加算部におけるタイムスロット（
２）のＳＴＷ　＋　１／、４Ｈの演算結果に相当する。

タイムスロット（７）〜（８）のＣ，Ｂ、も同様にタイ
ムスロット（４）（７）ＤＩＦＩ　＋　（ＳＴＷ　＋　
ＩＩＡＲ）（７）演算結果に相当する。

訓Ｊｌ （１３）　　　ΔＴｌ／２　　＋　　ＴＲＩ／２　　　
　　　　　→　ＴＲＩ／２（１４）　　ＰＤＲ＋　　Ｊ
Ｄ　　　　　　　　　　　　→　Ｌ、Ｂ。

（１５）　　　ΔＥＡＲＬ／２　　＋　　ＥＡＲＬ／２
　　＋　　Ｃｉ　　→　ＥＡＲＬ／２（１６）　　ＰＤ
Ｄ　　＋　　ＰＥＤ　　　　　　　　　　　−＋　　Ｐ
ＤＲここで、タイムスロット（１４）のり、Ｂ、は、加
算部の演算結果即ちＰＤＲ＋　ＪＤの値をレジスタを介
さず直接乗算部へ入力することを意味する。タイムスロ
ット（１５）のＣｉはタイムスロット（１３）の演算を
行った結果生じるくり上り（キャリー）を意味する。

ここで％Ｃ，Ｂ、は加算部における演算結果をレジスタ
を介さず直接乗算部へ入力することを意味し、この場合
は加算部タイムスロット（１４）におけるＰＤＲ＋　Ｊ
Ｄの演算結果が入力される。

ｆ：タバ屹之１ＪユＬＬ証 （１４）〜（１５）　　ＥＡＲ２／１→Ｅ２／１→　Δ
Ｔ２／１゜ΔＥ２／１．　　Δｚ２／１ ここで、２／１というのは、奇数回目、即ち０８８時に
は２（例えばＲ２／１ならばＲ２）、偶数回目、即ちＥ
ＶＥＮ時には１（同Ｅｌ）となることを意味し、ＥＶＥ
Ｎ、ＯＤＤで別のデータを読み出し、別のレジスタへ格
納することを意味する。

第２図は第１図（イ）における楽音発生部１−５の詳細
な図である。まずこの図を用いて各ブロックの機能の概
略を説明すると、２−１はマスタクロックであり、ここ
ではｆ　＝８．０００９６Ｍ）Ｉｚのも°のを用いてい
る。２−２はシーケンサ（以下ＳＥＱと称す）であり、
マスタクロック２−１によるクロック信号を分周し、楽
音発生部１−５全体におけるシーケンス信号（以下ＳＱ
倍信号称す）及び各種制御信号を発生する。２−３はマ
イコンインターフェース部（以下υＣＩＦと称す）であ
り、第１表にて示される各種データをマイコン１−４が
楽音発生部１−５とは非同期で送出しているが、このデ
ータを取り込み、ＳＥＱにより発生されるＳＱ倍信号の
同期をとる回路である。更にフラグＫｏｎによりイニシ
ャルモード、ノーマルモードのモード切りかえを指示す
るフラグＩＮＩを発生する。

２−４は比較レジスタ部（以下ＣＤＲと称す）であり、
前記演算シーケンスで示したレジスタＣＤ８８チャンネ
ル分とマスタクロックを順次分周して得た１０ヒツトの
分局信号とを比較し、８チャンネル分のノートクロック
と計算要求フラグＣＬＲＱを発生する。

２−５はランダムアクセスメモリ部（以下メモリと称す
）で、楽音発生部１−５内で行われる種々の演算結果を
記憶する。２−６はフルアダ一部（以下ＦＡと称す）で
あり、各種データの加算を行う１６ビツトのフルアダー
を内蔵している。２−７は乗算部（以下ＭＰＬＹと称す
）であり、 （２の補数の１２ｂｉｔ）　Ｘ　（絶対値ｔｏｂｉｔ）
の演算を行う乗算器を有している。２−８はデジタルア
ナログコンバータ（以下ＤＡＣと称す）であ、す、ＭＰ
ＬＹ２−７より出力されるデジタルの楽音データをアナ
ログの楽音データに変換する。２−９はアナログバッフ
ァメモリ部（以下ＡＢＭと称す）で、ＤＡＣ２−８より
マシンサイクル周期で発生される楽音データをＣＤＲ２
−４により発生されるノートクロックによる音程同期へ
の変換を行う、　ＡＢＭ２−９の機能及び構成は特開昭
５９−２１４０９１号公報に示されているアナログバッ
ファメモリと同様のものである。２−１０は入出力回路
部（以下Ｉ１０と称す）であり、データバンク１−６ヘ
アドレス信号を送出し、そのアドレス信号に対応した波
形データ、エンベロープデータの読み出しを行い、必要
に応じて読み出したデータのデータ変換を行う。２−１
１はマトリックススイッチ部（以下ＭＳＷと称す）であ
り、ＵＣＩＦ２−３、ＣＤＲ２−４゜メモリ２−５に接
続された横方向のパスライン（ＨＡ　。

ＨＢ、　ＨＣ，ＨＤ、　ＨＥ、　ＨＬの各バス）とＦＡ
２−６、ＭＰＬＹ２−７、Ｉｌｏ　２−１０へ接続され
ている縦方向のパスライン（Ａ、Ｂ、Ｃ，Ｄ、Ｌの各バ
ス）とを、ＳＱ倍信号応じて接続する回路である。これ
らの回路により第５表及び第６表に示す演算シーケンス
を実行するものである。

次に個々のブロックについて説明する。

第４図は第２図における５ＥＱ２−２の詳細図である。

４−１はカウンタであり、マスタクロックを分周し、第
１図（ハ）に示す種々のタイミング信号を発生する。　
ＴＳは第１図（ハ）におけるタイムスロットを表す信号
であり、ＣＨＣはチャンネルコードであり、第１図（ハ
）におけるチャンネルの番号を表わす信号である。ＥＶ
は演算シーケンスにおけるＯＤＤ、ＥＶＥＮを表す信号
であり、ＥＶ＝ＯはＯＤＤ、　ＥＶ＝　１はＥＶＥＮを
意味すル、　４−２ハＳＱＲＯＭ＜シーケンスＲＯＭ）
テある。３０８０Ｍ４−２のアドレス入力にはタイムス
ロットを表す信号ＴＳとフラグＩＮＩが入力されており
、これらの入力に基づいて各々のタイムスロットにおけ
る各種制御命令を発生している。４−３は論理ゲートで
あり、３０８０Ｍ４−２による出力を各種フラグ及び計
算要求プラグＣＬＲＱ等で更に制御して、ＳＱ倍信号演
奏情報、効果スイッチ１−３等の指示に従って、各機能
ブロックが各タイムスロット毎にどのように動作すべき
かを指示する信号；図中ではＳＱと略記）を発生する。

第５図はＵＣＩＦ２−３の詳細図である。第５図におい
て、５−１はラッチであり、第１図におけるマイコン１
−４より与えられるＡ／Ｄ　Ｏ〜７をＡＬＥによりラッ
チする。Ａ／Ｄ　Ｏ〜７とＡＬＥの関係は第１図（ロ）
に示すとおりであるので、ラッチ５−１には第１表に示
すところのアドレスがラッチされる。５−２はラッチで
あり、マイコン１−４より与えられるＡ／ＤＯ〜７を糀
によりラッチする。　Ａ／Ｄ　Ｏ〜７と盟の関係は第１
図（ロ）に示すとおりであるのでラッチ５−２には第１
表に示すところのデータがラッチされる。５−３はラッ
チであり、盟によって制御されラッチ５−１の出力をラ
ッチする。このようにアドレスを２段でラッチするのは
＋　ＡＬＥが需に無関係に周期的にｔ　ｉ　ｎになるか
らであり、このようにアドレスを２段でラッチすること
により靜による新たなデータの書き込みを行うまでラッ
チ５−３．ラッチ５−２にはそれぞれアドレス及びデー
タが格納されることになる。５−４は１ワード８ビツト
のＲＡＭであり、Ａはアドレス入力、ＯＥは出力制御端
子であり、データ端子りはＨＥババス接続されている。

ここで、０Ｅ＝１となるとＮ入力で与えられたアドレス
のデータをＤ端子より出力する。またｗＥは書き込み制
御端子で、ＷＥ＝１の時にＤ端子に与えられているデー
タをＮ入力で与えられたアドレスに書き込む。ＯＨ，Ｗ
ＥはＳＱ倍信号より制御されている。ＲＡＭ５−４には
第１表にて示した各種データ（ＮＯＤ、ＰＤＤ、　ＲＬ
Ｄ　−ＶＯＬ　−ＤＭＰ　−ＳＱＬ、　ＴＡＢ　−ＰＨ
，ＶＬＤ）及びコントロールデータＣ０ＮＴ（データバ
ンクより書き込む。詳細は後述）、ピッチデータレジス
タのデータＰＤＲがそれぞれ８チャンネル分格納されて
いる。　５−５はセレクタであり、マイコン１−４の指
定するアドレスと、ＳＱ倍信号指定するアドレスを、別
のＳＱ倍信号用いて選択出力し、ＲＡＭ５−４のＡ入力
に与えるものである。５−６は信号処理器であり、ＨＥ
ババス接続され、バス上のデータを取り込み各種フラグ
信号を発生する。また、マイコン１−４より送出された
リリースデータＲＬＤ　４ビツトに応じた１６とおりの
リリース用エンベロープデータを発生してＨＥババス送
出する。５−７はゲートであり。

ＳＱ倍信号応じてラッチ５−２の出力、つまりマイコン
１−４からのデータをＨＥババス上送出する。

次にＬＩＣＩＦ２−３の動作を説明する。

第１表に示すようなデータが第１図（ロ）に示すタイミ
ングでマイコン１−４より与えられたとし。

仮にアドレスが０５．、、データが８９１６即ちチャン
ネル５にＦ＃１の押鍵を指示したとすると、先ずＡＬＥ
信号によりラッチ５−１にアドレスがラッチされ、次い
で■信号によりラッチ５−２にデータがラッチされると
同時に、ラッチ５−３にアドレスがラッチされる。次い
で所定のタイミングでセレクタ５−５がラッチ５−３の
出力をセレクトし、同時にゲート５−７が開き、ＲＡＭ
５−４のＷＨに書き込み信号が与えられる。この書き込
み信号によりＨＥババスはラッチ５−２にラッチされた
データ即ちマイコン１−４が書き込−もうとしたデータ
即ち８９１．が与えられ、ＲＡＭ５−４のＮ入力にはラ
ッチ５−３の出力である０５１６が与えられるので、Ｒ
ＡＭ５−４のアドレス０５□６番地に８９．というデー
タが書き込まれる。このようにして第１表に示した各種
データがＲＡＭ５−４に書き込まれる。

第１表に示すとおり、ＲＡＭ５−４ニはＶＯＬ　７ラグ
、ＰＥフラグ等のフラグ類が書き込まれているが、これ
らのフラグ類はＨＥ八へを介して信号処理器５−６へ送
出し、ここで一旦ラッチした後使用している。

第６図はＣＤＲ２−４の詳細図である。６−１はマスタ
クロックを入力とした１０ビツトの分周器である。

６−２は比較器付ＲＡＭ（以下ＣＤＲＡＭと称す。）で
あり、１７−ド１３ビツトで８ワードを有する。各ワー
ドのうち上位ＩＯビットには比較器が設けてあり、端子
Ｔより入力される分周器６−１による分周データとの比
較が行われ、１０ビツトすべてが一致すると端子Ｃより
一致パルスが出力される。ＯＥ、ＷＥ、Ａ。

Ｄの機能は前述のＲＡＭ５−４と同じである。６−３は
デコーダであり、Ａ入力、ＥＮ入力とＤ出力の関係は第
８表に示すとおりである。　６−４〜６−１１はＲＳラ
ッチであり、Ｓ入力に正のパルスが加わるとＱ出力が”
１″に、Ｒ入力に正のパルスが加するとＱ出力がパ０”
になる。ＲＳラッチ６−４はチャンネルＯ，ＲＳラッチ
６−５はチャンネル１、・・・・・・の一致パルスがＳ
に与えられる。６〜１２はセレクタであり、Ａ入力に与
えられた８信号からチャンネルコードＣＨＣ３ビツトに
よりそのうちの１信号を選択してＤより出力する。６−
１３はラッチであり、ＳＱ倍信号従ってセレクタ６−１
２の出力をラッチする。　６−１４はＡＮＩ）ゲートで
ある。

次に第６図に示すＣＤＲ２−４の動作について説明する
。分周器６−１がマスタクロックを分周して１０ビツト
の分周出力をＣＤＲＡＭ６−２のＴ入力へ与える。

ＣＤＲＡＭ６−２の各ワードには任意の値が入っている
が、これらの値の上位１０ビツトが分局器６−１の出力
値と一致するごとに一致パルスをＣ端子より出力する。

ＣＤＲＡＭ６−２の八人力にはＣＨＣ即ちチャンネルを
表す信号が入力しであるので、各ワードはそれぞれのチ
ャンネルに対応しているので、チャンネルごとに一致パ
ルスを発生する。この一致パルスはそれぞれをＲＳラッ
チ６−４〜６−１１へ入力されているので、一致パルス
が発生したチャンネルに対応するＲＳラッチのＱ出力が
１”にセットされる。　ＲＳラッチ６−４〜６−１１の
Ｑ出力のうちの１つがチャンネルコードＣＨＣに応じて
セレクタ６−１２により順次選択されラッチ６−１３に
ラッチされる。ラッチ６−１３の出力はＡＮＤゲート６
−１４に与えられているので、現在セレクタ６−１２が
選択しているＲＳラッチのＱ出力が鵠１”ならば、ＡＮ
Ｄゲート６−１４に加えられたＳＱ倍信号よってデコー
ダ６−３のＤ出力の該当チャンネルがパ１”になり上記
のＲＳラッチのＱ出力はｎ　Ｑ　Ｄにリセットされる。

第７図はメモリ２−５の詳細図である。第７図におイテ
、７−１〜７−４はＲＡＭ　テあり、ＯＨ，ＷＥ、　Ａ
、　Ｄの各機能は前述のＲＡＭ５−４と同じである。こ
こで、ＲＡＭ７−１ニはＷＡＲ，ＥＡＲＩ、　Δ２１．
　ΔＥｌ、　ＷＥＩ、　ＥＡＲ２゜ΔＺ２．ΔＥ２の各
レジスタが、ＲＡＭ７−２ニはｌｌｌＲ２，ＺＲＩ。

ΔＴｌ、　ＦＲ，ΔＷＡＲ，ＺＲ２，ΔＴ２ノ各レジス
タが、ＲＡＭ７−３ニはＥＲＩ、　ＴＲＩ、　ＤＩＦＩ
、　ＤＷＩ、　ＥＲ２，ＴＲ２，ＳＴｗ。

ＴＡＢ’　、　ＨＡＤ（７）各レジスタが、ＲＡＭ７−
４ニはＮＯＤ’、ＷＥ２　。

ＶＬＤ’の各レジスタがそれぞれを８チャンネル分格納
されている。なお、ＮＯＤ’　、　ＴＡＢ’　、　ＶＬ
Ｄ’は前述のＲＡＭ５−４ニおけるＮＯＤ、　ＴＡＢ、
　ＶＬＤノデータを書き込んだものである。７−５は１
ワード１０ビツト１３ワードのＲＯＭであり、第５表、
第６表で示した演算シーケンスにおけるノート係数ＣＮ
が記憶されている。

ここでＱは出力、Ａはアドレス入力、ＯＥは出力制御端
子であり、０Ｅ＝１でＱにＲＯＭの内容が出力され、０
Ｂ＝Ｏの時はＱ＝ハイ・インピーダンスである。ノート
係数ＣＮの値は第７表に示すとおりである。なお、ＲＯ
Ｍ７−５の１０ビツトの出力はＨＤババス下位１０ビツ
トに接続されている。７−６は信号処理器であり、ＲＡ
Ｍ７−４に格納されたＮＯＤ’よりＮＯ（ノートデータ
）とＯＣＴ　（オクターブデータ）を読み出しこれらの
データ及びＰＥフラグに基づいてピッチデチューンデー
タＰＥＤを発生する回路、並び呻レジスタ１１Ｅ２のデ
ータを読み出してデコードするデコード回路が備えであ
る。

第８図はＦＡ２−６の詳細図である。第８図において、
８−１〜８−８はラッチであり、５ＥＱ２−２が発生す
るφ１．ψ３の信号で動作している。８−９は加算器で
あり、Ａ入力に与えられた値とＢ入力に与えられた値（
共に１６ビツト）とキャリー人力Ｃｉに与えられた値の
加算を行い、Ｃ及びＣｏより出力する。ｃｏは演算の結
果生じるキャリー出力である。　８−１０゜８−１１は
ビット処理回路であり、ラッチ８−１．ラッチ訃２によ
る出力のビット操作を行う回路である。

８−１２は論理ゲートであり、ＳＱ倍信号応じてラッチ
８−６の出力を強制的に′１″またはＯ″にする。或い
はそのまま出力するといった動作を行う。８−１３はＲ
ＡＭであり、そのサイズは１ワード９ビツトで１２ワー
ドのものである。Ａ、　Ｄ、　ＩｉＥ、　ＯＥの各機能
は前述のＲＡＭ５−４と同じである。Ｄ出力９ビットは
Ｃバスの下位９ビツトに接続されている。

ＲＡＭ８−１３は位相合わせ（後述）用の位相レジスタ
で、１２音のノートの個々の波形データ読み出し用アド
レス（ｗＡＲ）の位相管理を行う。

第９図（イ）はＭＰＬＹ２−７の詳細図である。第９図
において９−１〜９−９はラッチである。ここでラッチ
９−３にはＬバスのビット９〜ビツト９が、ラッチ９−
５にはＬバスのビット９〜ビツト１２が接続されている
。９−１０はエンコーダである。入出力の関係は第９表
に示すとおりである。９−１１はシフタであり、■から
入力される１６ビツトの信号をＣに入力された制御信号
に従ってシフトしＯより出力する。

シフトの内容は第１０表に示すとおりである。９−１２
はビット処理回路でありＳＱ倍信号応じてラッチ９−３
が出力する信号のビット処理を行う。９−１３はデコー
ダであり人力Ａと出力りとし関係は第１１表に示すとお
りである。　９−１４はセレクタであり、Ｃに入力され
ているＳＱ倍信号応じてＣ＝１ならばＡ、Ｃ＝Ｏならば
Ｂに入力されている１６本の信号を選択してＹより出力
する。なお、Ａ入力の下位１１ビツトはＧＮＤ　（接地
電位）に接続されている（即ちＩＩ　Ｏ′１が与えられ
ている）。９−１５はシフタで工から入力される１４ビ
ツトの信号をＣに入力された制御信号に従ってシフトし
○より出力する。シフトの内容は第１２表に示すとおり
である。９−１６は乗算器であり、Ａ入力がこの補数表
示による１２ビツト、Ｂ入力が絶対値の１０ビツトで出
力が２の補数表示による１４ビツトである。通常１２ビ
ツト×１０ビツトの演算を行うと２２ビツトの結果が得
られるが、無論乗算器９−１６の出力１４ビツトは２２
ビツトのうちの上位１４ビツトである。故に、乗算器９
〜１６における入出力の関係は、次式のとおりになる。

ｃ＝　　ＡｘＢ なお、　ＭＰＬＹ２−７における乗算器９−１６は、回
路をより簡略化するために以下の手法を用いている。

通常乗算器を構成する際に、２の補数値１２ビツト×絶
対値１０ビツトの乗算器は１１６個の加算器セルにより
２２ビツトの正確な演算結果が得られる。

しかし、本システムにおいては本来得られる２２ビツト
のうちの上位１４ビツトのみを使用する。即ち下位８ビ
ツトの出力は使用しないので本実施例では加算器セル省
略による演算誤差が上位１４ビツトのＬＳＢに影響しな
い下位７ビツト演算用の加算器セルを全部省略している
。そこで、本乗算器９−１６では、下位ビット演算用の
加算器セル２８セルを省略し第９図（ロ）に示すような
構成になっている。

第９図（ロ）において、破線内は同様のセルを略記した
。また、各ブロックはすべて全加算器であり、入力がＡ
、Ｂ、Ｃｉ（キャリー人力）、出力が和Ｓ及びキャリー
Ｃｏである。

第１０図はＩｌｏ　２−１０の詳細図である。第１０図
において１０−１〜１０−８はラッチである。ここで、
ラッチ１０−３はセット付のラッチでラッチの入力はＤ
バスのビット７〜ビツト９に接続されている。１０−９
はシフタセレクタで、Ｃ入力によりＡ入力とＢ入力の切
換及びＡ入力の１ビツトシフトを行う。

１０−１０はビット処理回路であり、ＳＱ倍信号応じて
下位３ビツトを強制的に１”或いはパ０”にする回路で
ある。１０−１１はデコーダであり、入カニと出力りの
関係は第１３表に示すとおりである。デコーダ１０−１
１の六入力にはラッチ１０−７の出力のビット１２〜ビ
ツト１５が与えられている。　１０−１２はセレクタで
あり、Ｃ入力に応じてＡ又はＢに与えられている信号の
いずれかを選択してＹより出力する。

１０−１３はシフタであり、制御端子Ｃの入力に応じて
Ｉからの入力をシフトして０より出力する。

１０−１４はノイズ回路であり、ノイズフラグＮＡに応
じて入力データにノイズを混入する。

第１１図（イ）はＭＳｗ２−１１の詳細図である。円で
囲った部分がスイッチであり、具体的には第１１図（ロ
）に示すようにＮｃｈのＭＯＳＦＥＴで構成されており
。

ＳＱ倍信号パ１ｎになるとＭＯＳＦＥＴがオンして縦方
向のラインと横方向のラインが導通しデータが転送され
る。このＭＳＷ２−１１においては高速化のためにデー
タの転送の直前にすべてのパスラインに各タイムスロッ
ト毎にψ１信号によりプリチャージを行った後データの
転送を行なっている。これはスイッチがＮｃｈ阿０５Ｆ
ＥＴで構成されているので、転送されたデータのＩｔ　
Ｉ　ＩＦのレベルがＭＯＳＦＥＴのしきい値電圧分だけ
降下するのを防ぐためである。第１１図（ハ）〜第１１
図（す）はＭＳＷ２−１１にて使用されているスイッチ
パターンの例であり１円で囲った交点の箇所がスイッチ
を介して接続されている。この例では便宜上各バスが８
ビツトのものについて説明する。第１１図（ハ）は、ス
イッチによってｂｎとａｎ（ｎ＝０〜７）とを接続した
ものである。第１１図（ニ）はｂｏ−ｂ３の４本の値と
０″をスイッチによって縦方向のバスに書き込むように
したものである。

第１１図（ホ）はｂＯ〜ｂ３をａｏ−ａ３へ、ｃ４〜ｃ
７をａ４〜ａ７へ書き込むようにしたものであり、これ
により。

２組のバスに別々に表れているデータを混合して他のバ
スに転送することができるようにしたものである。第１
１図（へ）はビット位置を変換してバスからバスへ転送
するようにしたもので、このようにスイッチを配するこ
とにより横方向のバスのデータの上下各４ビットを位置
を変更して縦方向のバスに転送する。第１１図（ト）〜
第１１図（す）は定数をバスに設定するための回路例で
あり、第１１図（ト）はバスにオール゛′０″を設定す
る回路、第１１図（チ）はバスに１０１０１０１０即ち
ＡＡ、、を設定する回路である。これは、スイッチのな
い部分であるａ７．　ａ５゜ａ３．　ａｌはこのスイッ
チが開く直前にプリチャージによってＩＩ　１　＃＃が
書き込まれたものがそのまま保持されることによる。第
１１図（す）はフラグＴＯによって定数の値を変えるよ
うにしたもので、ＴＯ＝Ｏならば００１６がバスに書き
込まれ、ＴＯ＝１ならばＥＢｌ。

がバスに書き込まれる。第１１図（ハ）〜第１１図（す
）に示すスイッチをＭＳ１１２−１１に用途に応じて配
して選択的に開閉することにより、任意のバスから他の
任意のバスへのデータ転送が必要なビット処理を含めて
可能となる０例えば、ＨＡババスらＡバスへ、Ｈｅバス
からＢバスへ、ＣバスからＩＣバスへ同時にデータを転
送したい時にはＳＷＩ、　Ｓ１７．５Ｗ１３を同時にオ
ンすればよい。また、ＣバスのデータをＬバスとＣバス
に転送したい時には５Ｗ２８．５Ｗ２９゜５Ｖ３０をオ
ンすれば、Ｃパス→ＨＬバス→Ｌバス及びＣバスの経路
でデータが転送される。

なお、ＭＳＶ２−１１において、データの転送は第１１
図（ヌ）に示すタイミングで行われている。即ち、φ１
＝１の区間で縦方向、横方向のパスラインのプリチャー
ジを行い、φ１の立ち下りよりψ３の立ち下りまでの区
間でデータの転送を行い、ψ３の立ち下りでラッチする
。ここで、φ３の立ち下りからφ１の立ち上りまでの区
間はラッチ動作を安定に行うための余裕である。

次にデータバンク１−６について説明する。データバン
ク１−６には４種類のデータが格納されている。それは
、（１）ヘッダアドレスデータ、（２）ヘッダデータ、
（３）波形データ、（４）エンベロープデータである。

ここで、ヘッダアドレスデータはヘッダデータがどのア
ドレスに格納しであるかを示す８ビツトのデータであり
、ヘッダデータは波形データ、エンベロープデータの格
納しであるアドレス及びそれらの属性を表わした８バイ
トのデータである６次に上記４種類のデータを更に詳し
く説明する。

（１）ヘッダアドレスデータ（ＨＡＤ）このデータは各
タブレット、各オクターブ、各３鍵ごとに割り当てられ
たノートデータをアドレスとしてヘッダデータのアドレ
スを示すデータである。ヘッダアドレスデータの格納場
所は第１４表に示すとおりであり、ビット９〜ビツト５
にタブレットデータＴＡＢ、ビット４〜ビツト２にオク
ターブデータＯＣＴ、ビット１〜ビット０にノートデー
タＮＤの上位２ビツト、残りのビットにはすべて１”が
入っている。ここでＴＡＢ、ＯＣＴ、　ＮＤで構成され
る１０ピツトをＩＩＴＤと呼び、その各々は第１表に示
したものであることは言うまでもない、ヘッダアドレス
データによるヘッダデータのアドレスは第１５表のよう
に示され、ビット１０〜ビツト３にヘッダアドレスデー
タが入り、上位ビットはすべて１１”である、また、下
位３ビツトには０００〜１１１のデータを入れる。

（２）　　へラダデータ（ＨＤ） ヘッダデータは第１５表に示されるアドレスに格納され
ている１ワード８ビツトで８ワードのデータであり、８
ワードの各内容は第１６表に示すとおりである。第１６
表において、Ｃ０ＮＴはコントロールデータであり、こ
のヘッダデータにて示される波形データ、エンベロープ
データの属性を表す。Ｅｌ’は２種類あるエンベロープ
データのうちの一方である。他方のエンベロープデータ
Ｅ２’のスタートアドレスはＳＴＥ＋ΔＳＴＥ　テ与え
られる。　ｗｌ、　ｗ２は２種類ある波形データであり
、　１１１のスタートアドレスはＳＴＷ＋ΔＳＴｖで与
えられる。

なおＣ０ＮＴは第１７表に示すとおりの構成になってお
り、その意味するところは次のとおりである。

Ｐｌｏ：このヘッダデータによる楽音がピアノ型エンベ
ロープを有するかオルガン型エンベロープを有するかを
示すフラグであり。

Ｐｌｏ　＝　１ならばピアノ型であることを意味する。

ＯＲＧ　：当該の楽音データが本来どの音域に属してい
たかを示す３ビツトの情報であり。

ＯＲＧと音域の対応は第１８表に示すとおりである。故
に波形データが実際に一周期分として有するサンプル数
がいくつであるかを示す情報でもある。

ｗ８：波形データが１２ビット精度であるか８ビット精
度であるかを示す。ｗ８＝１ならば８ビット精度である
。Ｗ８＝１の時には波形データの下位に４ビツトの０”
が追加され、波形の振幅レベルは保たれるようになって
いる。

ＰＣＭ　：　ＰＣＭ＝　１で波形データｖ１の立ち上り
部がＰＣＭであることを示す。

ＮＡ：ノイズ信号を楽音信号に重畳する場合に使用する
２ビツトの信号である。

（３）波形データ（ｗｔ、　ｗｚ） 前述のように、楽音発生部１−５においては波形データ
として１２ビツトのものと８ビツトのものと２種類を使
いわけている。ここで市販されているＲＯＭについて考
えるとそのほとんどが１ワード８ビット或いはそれ以下
のものであり、１ワード１２ビツトのものは希である。

そこで本発明においては次のように波形をＲＯＭに格納
している。即ち：８ビットの場合には、ＳＴＶ及びΔＳ
ＴＷによって定まるアドレスより順次１ワードずつ格納
しているが、１ワード１２ビツトの波形データの場合は
第１２図に示すとおり、上位８ビツトはＳＴｗ＋ΔＳＴ
ｖによって示されるアドレスから順次格納しているが、
下位４ビツトはＳＴＷ＋ΔＳＴｗの値を１ビツト右シフ
トしてＭＳＢに１を入れたアドレスより下位４ビツト上
位４ビットに２ワ一ド分ずつ順次格納しである１例えば
、仮にアドレス０４４４１．にある波形データの上位８
ビツトの下位４ビツトの場所は、アドレス１２２２１．
の上位４ビツトということになり、アドレス０４４５□
６についてはアドレス１２２２１．の下位４ビツトとい
うことになる。

（４）　　エンベロープデータ（Ｅｌ’　、　Ｅ２’）
エンベロープデータは１６ビツトで１ワードを構成し、
そのデータフォーマットは第１９表に示すとおりである
。ΔＴはエンベロープアドレスの更新間隔を決めるデー
タである。Ｓはエンベロープの傾き（増加または減少）
を示すフラグである。Ｚはエンベロープの傾きの大小を
示すフラグであり、ＤＡＴＡはその大きさである。第１
９表に示すデータが第１６表に示すＳＴＥ、ΔＳＴＥに
よって定められたアドレスに従ってデータバンクに格納
されている。

以上のようにデータバンクが構成されているので、とな
り合った３ｆａごとに音色の変化を与えることができる
一方、逆に同一オクターブ内にては同じヘッダアドレス
データを有するようにすれば波形データ、エンベロープ
データ、ヘッダデータを増すことなく同じ音色の楽音が
得られる。また、各ヘッダデータにおいて任意の波形デ
ータ、エンベロープデータが指定できるので、少ない波
形データ及びエンベロープデータであってもその組み合
わせ方で様々な楽音を発生することも可能である。

次に楽音発生部１−５における押鍵時のイニシャル処理
、ノートクロックの発生方法、エンベロープ発生方法波
形の発生方法について述べる。

（１）　　イニシャル処理 イニシャル処理においては、押鍵により楽音が発生され
る際の各種レジスタの初期設定が行われる。押鍵により
、演算シーケンスはイニシャルモードのロングシーケン
スより開始されるので、加算部において、タイムスロッ
ト１３でＰＤＲが初期設定される。この演算を更に詳し
く述べると、第５図ＲＡＭ５−４よりＰＤＤが読み出さ
れてＨＥババスデータが乗る。同時に第７間借号処理器
７−６よりＨＤパスに対してＰＥＤが与えられ、第１１
図（イ）において５１１１２１と５ｗ１７がオンしテＰ
ＤＤがＡバス、ＰＥＤがＢバスに乗る。このデータが第
８図に示すところのＦＡ２−６にて加算されてＣバスに
演算結果が乗る。この演算結果が５１１２３を介してＨ
Ｅババス乗り、ＲＡＭ５−４にあるレジスタＰＤＨに格
納される。なお、この演算において、　ＰＤＤ、　ＰＥ
Ｄ＆ＦＡ２−６への転送は実際にＰＤＤ　＋　ＰＥＤの
演算が行われるタイムスロットの１タイムスロツト前に
、また演算結果のＰＤＲへの格納はＰＤＤ　＋　ＰＥＤ
演算が行われる１タイムスロツト後に行われる。以下加
算演算についてはすべて同様である。次いで、タイムス
ロット（１５）〜（１８）にてＴＲＩ、　ＴＲ２，ＺＲ
Ｉ、　ＺＲ２ニ”Ｏ”が書き込まれる。コノ動作は、Ｔ
ＲＩに′０”を書き込む場合について述べると、タイム
スロット（１５）にて第１１図（イ）のＭＳＩＩ２−１
１ニおイテ５ｗ３３及び５Ｖ１３がオンする。　５１１
３３は第１１図（ト）のような構成になっており、Ｃバ
スにＩＩ　Ｏｌ？が与えられる。同時にＳ％１１３がオ
ンしているので、ＣバスのデータがＩＣバスに与えられ
、第７図に示すＲＡＭ７−３におけるレジスタＴＲＩに
１“ｏｎが書き込まれる。

一方データバンク読み出し部においては１次のような動
作をする。以下第１０図を中心に説明する。

ＴＡＢ、　ＮＤ、　ＯＣＴで構成された１ｉｌＲＤによ
ってヘッダアドレスデータＨＡＤが読み出される。なお
、このイニシャル処理を行うイニシャルモードにおいて
は、ラッチ１０−３はＳＱ倍信号より１１１にセットさ
れている。このデータはＩｌｏ　２−１０におけるシフ
タ１０−１３によって第１５表に示されるフォーマット
にデータが変換されＣバス５Ｗ１５．　ＩＣバスを介し
てＲＡＭ７−３のレジスタＨＡＤに格納される。この動
作と同時に、データバンクより読み出されたヘッダアド
レスデータ）ＩＡＤは、ラッチ１０−８、ラッチ１０−
６で次々とラッチされ、シフタセレクタ１０−９にて第
１５表に示すとおりのフォーマットにデータが変換され
てランチ１０−４にラッチされる。ラッチ１０−４の出
力に対し、先ずビット処理回路１０−１０で下位３ビツ
トに対して０００が与えられてコントロールデータＣＯ
′ＮＴがデータバンク１−６より読み出されラッチ１０
−８を介してラッチ１０−７の上位８ビツトにラッチさ
れる。コントロールデータＣ０ＮＴはセレクタ１０−１
２、シフタ１０−１３、ノイズ回路１０−１４、ラッチ
１０−２を介し、ＣバスよりＲＡＭ５−４のレジスタＣ
０ＮＴに格納される。一方、ラッチ１０−７の上位４ビ
ツトはデコーダ１０−１１に接続されているので第１４
表に示す真理値表に従って１６ビツトのデータが得られ
る。但し、この時にデコーダ１０−１１のＣ入力はＩＩ
　１　′１となっている。

セレクタ１０−１２がこのデコーダ出力をセレクトし、
シフタ１０−１３が６ビツト右シフトして出力する。

ここで、このシフタ１０−１３の出力について考えると
、ラッチ１０−７よりデコーダ１０−１１へ入力されて
いるデータはＰｌｏ及びＯＲＧ　３ビツトである。今デ
コーダ１０−１１のＣ入力は１″であるので、デコーダ
１０−１１の出力はＯＲＧ　３ビツトのみによって定ま
る。

故にデコーダ１０−１１の出力をシフタ１０−１３で６
ビツト右シフトした値は第１８表に示した値となる。こ
の値がノイズ回路１０−１４、ラッチ１０−２を介して
Ｃバスに与えられ、ＭＳＶ２−１１において５ｖ１５を
介してＲＡＭ７−３のレジスタＤＩＦＩに格納される。

次にラッチ１０−４の出力に対し、ビット処理回路１０
−１０が下位３ビツトに対し、００１、次いでｏｉｏを
与え、ヘッダデータのＳＴＥの上位、下位の各８ビツト
を読み出す。このＳＴＥの値がセレクタ１０−１２゜シ
フタ１０−１３、ノイズ回路１０−１４．ラッチ１０−
２を介してＣバスに与えられ、ＭＳＷ２−１１において
Ｓｖ５を介してＲＡＭ７−１のレジスタＥ！ＡＲＩへ格
納される。

次にショートシーケンスに入る。ショートシーケンスは
２回実行される。タイムスロット（１）でＰＤＲとＪＤ
が加算されるが、ここでＪＤは定数でありＭＳ￥２−１
１において３１３２をオンすることにより得られる。　
５Ｗ３２は第１１図（チ）に示すような構成になってお
り、ＪＤ＝４５８１．となっている。この加算結果に対
してノート係数ＣＮを掛は合わせてＦＲを得る。

この一連の日算を詳しく述べると、ＰＤＲ＋　ＪＤがタ
イムスロット（１）で演算され、その結果が前述のとお
りタイムスロット（２）にてＣバスに与えられる。ここ
でＭｓｗｚ−ｔｔにおいてＳす２８、Ｓす２９がオンし
、Ｃバス→ＨＬバス→Ｌバスの順でデータが転送され、
第９図（イ）におけるＭＰＬＹ２−７のラッチ９−１に
ラッチされる。次のタイムスロット（３）において、第
７図のＲＯＭ７−５よりノートデータＮＯに応じたＣＮ
の値が読み出され、＋１０パスに与えられる。この値が
ＭＳＶ２−１１における５Ｗ１９を介してＬバスに与え
られ。

ＭＰＬＹ２−７のラッチ９−３にラッチされる。ラッチ
９−１の出力はシフタ９−１１を介してラッチ９−２へ
、ラッチ９−３の出力はビット処理回路を介してラッチ
９−４へ送られラッチされる。故にラッチ９−２にはＰ
ＤＲ＋　ＪＤの値が、ラッチ９−４には、ＣＮの値がラ
ッチされている０次いで乗算器９−１６が（ＰＤＲ＋　
ＪＤ）とＣＮの積を算出し、シフタ９−１５を介してラ
ッチ９−８へ送出されラッチされる。なおこれらの一連
の動作において、シフタ９−１１、ビット処理回路９−
１２、シフタ９−１５はデータをスルーさせるように動
作する。

即ちエンコーダ９−１０のＣ入力には１”が与えられて
いる。ラッチ９−８の値がＬバスよりＭＳ１１２−１１
のＳｖ９を介してＲＡＭ７−２のレジスタＦＲに格納さ
れる。故に、タイムスロット（２）において、ＯＲＧ＋
ＯＣＴ＋　１が演算される。この演算において、＋１の
動作は第８図のＦＡ２−６における論理ゲート８−１２
によって行われる。即ち該当のタイムスロットで論理ゲ
ート８−１２が強制的にＩ＋　１１ｊを出力すればラッ
チ８−５が１”をラッチし、加算器のＣｉ入力に１”を
与えるものである。この演算の意味するところは次のと
おりである。即ち：　　ＯＲＧは波形データが本来どの
音域に属するかを示す値（これを仮にＮとする）をオク
ターブデータＯＣＴの逆論理をとった形で示すものであ
る。ＯＣＴとＯＲＧと、波形サンプル数の関係を第１８
表と第２２表に示す。故にＯＲＧ＋１は−Ｎを表わすこ
とになる。つまり、 ＯＲＧ　＋　ＯＣＴ　＋　　１　　＝　ＯＣＴ　−Ｎと
いうことであり、これは、現在発生しようとしている楽
音信号の音域と実際に使用しようとしている波形データ
の本来の音域との差、即ちオクターブシフトの量を示す
値である。つまり、原波形を何オクターブ高い音域の音
として読み出す°かを示す。この値は一旦ＲＡＭ７−４
のレジスタＶＥ２に格納され、次いで、信号処理器７−
６でデコードされてＲＡＭ７−２（７）　１７ジＸりＡ
ＷＡＲに格納される。ＯＲＧ　＋　ＯＣＴ＋１の値に対
するＡＷＡＲの値は第２０表に示すとお゛りである。

以下、タイムスロット（４）でＥＡＲＬ、同（６）、　
（８）。

（９）、　（１０）でＷＲＩ、　ＥＲＩ、　ＩＩＩＥ２
．すＥｌ、　ＷＲ２（７）各レジスタの初期設定を行っ
ている。

一方データバンク読み出し部においては、前述のロング
シーケンスでＲＡＭ７−３に格納したヘッダアドレスデ
ータＨＡＤを読み出し、Ｄバス−ラッチ１０−１→シフ
タセレクタ１０−９を介してラッチｌ０−４にラッチし
、ビット処理回路１０−１０で下位３ビツトに００１を
入力してデータバンクよりヘッダデータのΔＳＴＥを読
み出す。この値はラッチ１０−７→セレクタ１０−１２
→シフタ１０−１３→ノイズ回路１０−１４→ラッチ１
０−２を介してＤバスへ与えられ、Ｍｓｖｚ−ｉｉにお
いて５Ｗ２６．５Ｗ３０を介してＡバスへ入力されてＦ
Ａ２−６にてＥＡＲＩと加算される０次いでＲＡＭ７−
１のレジスタＥＡＲＩに格納しであるＳＴＥ　（エンベ
ロープデータＥｌ’のスタートアドレス）が読み出され
、Ｄバス−ラッチ１０−１→シフタセレクタ１０−９を
介してラッチ１０−４にラッチされる。ラッチ１０−４
の出力はビット処理回路１０−１０によってＬＳＢに０
２次いで１”が入力されて、第１９表に示されていると
おりの２バイトのエンベロープデータを読み出す。この
値１６ビツトがラッチ１０−７にラッチされる。ラッチ
１０−７の出力に従って、初回のショートシーケンスで
ΔＴｌ。

ΔＥｌ、ΔＺ１．２回目のショートシーケンスでΔＴ２
゜ΔＥ２．Δｚ２．の値を発生する。先ず、デコーダ１
０−１１にはラッチ１０−７の上位４ビツトが入力され
ているが、ラッチ１０−７の上位４ビツトには第１９表
に示すところのΔＴの値が入っている。故にデコーダ１
０−１１はΔ丁を第１３表に従ってデコードし、セレク
タ１０−１２へ出力する。セレクタ１０−１２において
は、この時Ｃ＝１となってＢ入力を選択しシフタ１０−
１３へ出力する。このセレクタ１０−１２出力はシフタ
１０−１３、ノイズ回路１０−１４においては何らビッ
ト操作が行われることなくラッチ１０−２を介してＤバ
スニ与えられ、ＭＳＷ２−１１ニおイテ５Ｗ１０．　Ｈ
Ｂババス介してＲＡＭ７−２のレジスタΔＴ１に格納さ
れる。

ΔＥｌ、　ＡＺＩ、ΔＥ２．Δｚ２は、第１９表に示さ
れるところのＺ、Ｓ、ＤＡＴＡに応じてシフタ１０−１
３にてビット操作が行われて各レジスタへ格納される。

どのようなビット操作が行われるかについては第１３図
に示すとおりである。第１９表におけるＺの値に応じて
、データフォーマットが異なる事を示している。

次に、データバンク１−６よりΔＳＴＥを読み出す時と
同様にＲＡＭ７−３よりレジスタＨＡＤの値を読み出し
てラッチ１０−４にラッチし、ビット処理回路１０−１
０にてヘッダアドレスデータＨＡＤの下位３ビツトに対
し初回のイニシャルモードでは１００　、次いで１ｏ１
゜２回目のイニシャルモードではｉｉｏ、次いで１１１
を与えることによりデータバンク１−６よりＳＴＷ　。

Ａ　ＳＴＷを読み出し、５ＴｌｉｌをＲＡＭ７−３のレ
ジスタＳＴＷ　。

６８１ｗをＲＡＭ７−１のレジスタＷＡＲに格納する。

以上により、すべてのレジスタの初期設定が完了する。

（２）　　ノートクロックの発生方法 先ず楽音発生部１−５で用いているノートクロック発生
法の原理について第３図とともに説明する。

第３図において、３−１は分局器であり端子ＧＫに入力
されているマスタクロックを分周し、１０ビツトの分周
出力をＱより出力する。３−２は比較器で、Ａ入力及び
Ｓ入力の比較を行い、Ａ＝Ｂとなった時にＱより１”を
出力する。３−３はブリッププロップであり、ＣＫ入力
の立上りでＳ入力に与えられた信号をとり込みＱより出
力する。３−４は加算器であり、Ａ入力とＳ入力の和を
Ｃより出力する。

３−５は加算器３−４のＳ入力に対して定数Ｍを入力す
る定数回路である。３−６はＲＳラッチであり、Ｓ入力
に正のパルスが入るとＱ＝１となり、Ｒ入力に正のパル
スが入るとＱ＝Ｏとなる。３−７はディレィ回路であり
、入力信号を遅延させて出力する。

３−８はＡＮＤゲートである。

次に第３図の動作を説明する。まず、ＲＳラッチ３−６
のＱ出力が０″であるとすると、ＡＮＤゲート３−８の
出力は常時ｔｌＱ”であるのでフリップフロップ３−３
のＱ出力は一定である。一方分局器はマスタクロックの
分周より、０００□６から３ＦＦ１．をくり返す１０ビ
ツトのＱを出力する。仮にフリップフロップ３−３の出
力がＮであったとすると、当然０００工、≦Ｎ≦３ＦＦ
１．であるので必ずいつか分周器３−１のＱ出力＝Ｎと
なる瞬間が存在し、この時は比較器３−２のＱ出力より
一致パルスが出力される。

すると、この一致パルスＲＳラッチ３−６のＳ入力に入
っているためにＲＳラッチ３−６のＱ出力は１″となり
書き込みパルスがＡＮＤゲート３−８より出力される。

フリップフロップ３−３のＳ入力には加算器３−４のＣ
出力が与えられているのでＮ＋Ｍの値が書き込まれる。

と同時に、書き込みパルスはディレィ回路３−７で遅延
された後ＲＳラッチ３−６のＱ出力を０”にする。この
ため、再びフリップフロップ３−３のＱ出力は一定とな
るが、値はＮからＮ＋Ｍに変化している。故に次は分局
器３−１のＱ出力がＮ十Ｍになった時に一致パルスを発
生することになる。これをくり返すことにより、比較器
３−２は分局器３−１の出力値がＮ、Ｎ＋Ｍ、Ｎ＋２Ｍ
・・・・・・どなった時にパルスを発生する。つまり分
局器３−１がマスタクロックをＭ回カウントするごとに
一致パルスを発生することになる。また、 Ｎ　＋１Ｍ＞３ＦＦ、、どなる場合においては、加算器
３−４の出力はオーバフローの後Ｎ＋ｎＭ−３ＦＦ１．
どなるためにやはりマスタクロックをＭ回カウントした
時に一致パルスが発生されることは言うまでもない。つ
まり、この比較器３−２の一致パルスをノートクロック
とし、定数Ｍを変化させれば種々の周期のノートクロッ
クが得られることになり、その周波数は（マスタクロッ
クの周波数）÷Ｍとなる。

また、ＳＲクラッチ−６のＱ出力が計算要求フラグＣＬ
ＲＱに相当する。

以上が本発明におけるノートクロック発生法の原理であ
る。

次に、第１図に示す楽音発生部１−５におけるノートク
ロックの発生の演算シーケンスの詳細について説明する
。

鍵盤１−１にて鍵が押圧され、マイコン１−４が楽音発
生部１−５に対して楽音の発生を指示すると、前述のよ
うに演算シーケンスがイニシャルモードロングシーケン
スより開始する。先ずタイムスロット（１３）で、 ＰＤＤ　＋　ＰＥＤ　−＋　ＰＩ）Ｒ・・・・・・（２
−１）次いで、ショートシーケンスに入りタイムスロッ
ト（１）・・・（６）で ＰＤＲ＋　ＪＤ　＋　Ｌ、Ｂ、　　　　　　　　・・・
・・・（２−２）Ｃ，Ｂ、　ＸＣＮ−＋ＦＲ・・・・・
・（２−３）の演算が行われる。次いでノーマルモード
になり、ショートシーケンスのタイムスロット（９）で
ＦＲ＋　ＣＤＲ→ＦＲ・・・・・・（２−４）ロングシ
ーケンスのタイムスロット（１４）〜（１８）でＰＤＲ
＋　ＪＤ→Ｌ、Ｂ、　　　　　　　　・・・・・・（２
−５）Ｃ，Ｂ、　Ｘ　ＣＮ→ＦＲ・・・・・・（２−６
）ＰＤＤ　＋　ＰＥＤ　−）　ＰＤＲ・・・・・・（２
−７）の演算が行われる。ここで、ＰＤＤは第１表に示
したＰＤＤ即ちピッチデチューンデータであり、ＰＥＤ
は前述のピッチエクステントデータである。ＪＤは定数
であり１１１５．。（１６進数では４５Ｂ）という値が
セットしである。ノート係数ＣＮはアサインされた音名
により定まる値であり、音名とＣＮの関係は第７表に示
しである。第５表、第６表の説明にて述べたとおり、・
演算（２−２）、　（２−３）及び演算（２−５）、　
（２−６）は下式のとおりに表せる。

（ＰＤＲ＋　ＪＤ）　Ｘ　ＣＮ→ＦＲ・・・・・・（２
−８）ここで、ＰＩＥＲはＰＤＤ　＋　ＰＥＤであるの
で演算（２−８）は、（ＰＤＤ　　＋　　ＰＥＤ　　＋
　　ＪＤ）　　Ｘ　　ＣＮ　　−＋　　ＦＲ・−−−−
−（２−９）となる。このＦＲの値を演算（２−４）で
示すようにＣＤＨに累算する。前述のようにこの累算は
ノートクロックが発生するごとに一回行われる。故にＣ
ＤＨの初期値をＮとすると、ＣＤＨの値はＮ、　Ｎ＋Ｆ
Ｒ。

Ｎ＋２ＸＦＲ，・・・・・・と変化する。このＣＤＨの
上位１０ビツトの値とマスタクロツタを順次分周して得
た１０ビツトの分局信号とを比較し、一致パルスを発生
するようにしているので、実際には、Ｎ　　　Ｎ＋ＦＲ
Ｎ＋２ＸＦＲ ８’８’　　　　　８’・・・・・・との比較を行うこ
とになり、ＣＤＨの上位１０ビツトが第３図Ｒ のフリップフロップ３−３に相当し、■が第３図の定数
回路３−５の値Ｍに相当する。故に上記（２−１）〜（
２−７）の演算を行えば一定周期のノートクロックが得
られ、その周波数は （マスタクロック周波数）÷■となる。

（３）波形発生方法 第１図楽音発生部１−５に示すところの波形発生方法は
大別して次の５ステツプに分けられる。即ち： ■　アドレス発生 データバンク１−６より波形データを読み出す際のアド
レスを発生させる。

■　波形読み出し 上記のアドレスで指定された波形データをデータバンク
１−６より読み出し、コントロールデータＣ０ＮＴに応
じたビット処理を行う。

■　エンベロープ乗算 ■　２波混合 ■　ＣＮ乗算 以下各ステップを詳しく説明する。

■　アドレス発生 押鍵によるイニシャル設定にてヘツダーデータノ５ＴＷ
（１１２（７）　Ｘタートアドレス）、Δ５ＴＶ（１１
１のワード数）、ＤＩＦＩ（１波形に含まれるサンプル
数）がレジスタＳＴｗ、　ＩＩＡＲ，ＤＩＦＩに格納さ
れ、また演算によってレジスタΔ％ｌＡＲが定まる。こ
れらのデータに基づきノーマルモードにてアドレス発生
を行うわけであるが、以下の処理において波形データに
ＰＣＭ部がある場合（ＰＣＭ部１）とない場合（ＰＣＭ
＝Ｏ）でアドレス発生が異なるのでＰＣＭ部がある場合
とＰＣＭがない場合に分けて説明する。

匹倶１連澤凪４會 第６表に示すとおり、タイムスロット（２）にて、ＳＴ
ＷとＷＡＲの和を求め、この和でもってデータバンク１
−６から波形１の読み出しを行い、タイムスロット（４
）にて上記の和に更にＤＩＦＩを加えたもの即ちＳＴＷ
　＋　ＷＡＲ＋　ＤＩＦＩ（７）値でデータバンク１−
６から波形２の読み出しを行っている。ここで、ＳＴＷ
は波形２の先頭アドレスであり、レジスタＷＡＲには初
期値としてΔＳＴｖ即ち波形１に含まれるワード数の負
数が入っており、タイムスロット（７）にてΔＷＡＲを
累算していく、故にＳＴＷ　＋　ＷＡＲの値は、波形１
の先頭アドレスより順次ΔｖＡＨの値ごとに増加する値
となる。また、ＳＴ　＋　ＭＡＲ＋　ＤＩＦＩの値はこ
の値にＤＩＦＩを加えたものであるので、波形２の先頭
アドレスよりΔＩＩＡＲおきに増加する値となる。

ここで、ΔＷＡＲは、波形の読みとばしを表わす値であ
るので、以上のようにして波形１及び波形２に対するア
ドレスを発生することができる。

また、本発音発生部１−５においては、ＰＣＭ部が無し
で、且つソロフラグ５ＱＬ＝Ｏで且つオクターブシフト
が行われない場合に位相合わせを行う。位相合わせの方
法は、演算シーケンスがイニシャルモードからノーマル
モードに転じた時の初回のタイムスロット（７）に演算
結果としてＲＡＭ８−１３における同音名をアドレスと
するデータ９ビツトをレジスタＷＡＲに格納する。ＲＡ
Ｍ８−１３の出力は９ビツトであるが、Ｃバスはプリチ
ャージされているので全１６ビツトの前述の９ビツトよ
り上位７ビツトにはＩＩ　ｌ　１３が入る。２回目以降
のタイムスロット（７）の演算結果は、第６表に示すと
おりレジスタＭＡＲに格納されるとともにＲＡＭ８−１
３における同音名をアドレスとするレジスタ（位相レジ
スタ）に更新される。このようにすることにより、他の
チャンネルで同音名の楽音を既に発生している場合であ
っても、そのチャンネルにおけるレジスタＷＡＲの値が
ＲＡＭ８−１３を介してこれから楽音を発生しようとし
。

ているチャンネルのレジスタυＡＲに与えられるために
これら２チャンネル間での位相を合わせることが可能と
なる。

ここで、タイムスロット（７）の演算ＷＡＲ＋ΔＷＡＲ
について述べる。

すＡＲ＋ΔＷＡＲ≧０となると音域とは無関係に演算結
果としてＣバスには−５１２１゜（ＦＦＯＯｌ、）が与
えられる。オクターブシフトが無い場合はΔＷＡＲ＝１
であるので、レジスタＷＡＲの値は５１２を周期として
くり返すことになる。

以上により同じノートを発生する複数チャンネルの各々
のレジスタＷＡＲは常に同一となるので、異なる複数チ
ャンネルの発生する同じノートの波形の位相が完全に一
致することとなり、位相合わせが実現される。

次にタイムスロット（２）における演算ＳＴＷ　＋　Ｗ
ＡＲを更に詳しく説明する。

ＲＡＭ７−３のレジスタＳＴυよりデータが読み出され
、ＭＳ１１２−１１に示すところのｌ（Ｃバス、５ＷＩ
Ｉ、Ａバスを介しクロックψ３によりＦＡ２−６のラッ
チ８−１にラッチされる。同時にＲＡＭ７−１のレジス
タＭＡＲの値がＨＡババス８ｗ２、Ｂバスを介しクロッ
クψ３によりＦＡ２−６のラッチ８−２にラッチされる
。ラッチ８−１の出力は、ビット処理回路８−１０では
何らのビット処理を受けずにクロックψ１によってラッ
チ８−３にラッチされる。一方、ラッチ８−２の出力は
、ビット処理回路８−１１においてＯＲＧを入力として
第２１表に示すとおりのビット処理が行われた後クロッ
クψｌでラッチ８−４にラッチされる。加算器８−９が
ラッチ８−３、ラッチ８−４の出力を加算し、ラッチ８
−７、ラッチ８−８を介してＣバスへ与えられる。ビッ
ト処理回路８−１１において上記のようなビット処理を
行うことにより、レジスタＭＡＲが５１２を周期として
変化しているにもかかわらず、各オクターブに応じた周
期で変化していくことになる６例えば。

０ＲＧ＝　５　、０ＣＴ＝　２の場合はオクターブシフ
トはなくイニシャル処理の項で述べたとおりΔＩＩＡＲ
＝１である。また第２１表より、レジスタυＡＲのピッ
、ドア、８が常に１になるので、タイムスロット（２）
の演算結果は仮にＳＴｖ’　＝　Ｏとすると−１０，−
９，・・・−１，−１２８，−１２７，・・・−１，−
１２８・・・ となって１２８の周期でくり返すことになる。また、０
ＲＧ＝４．０ＣＴ＝５の場合は２オクターブシフトとな
りΔυＡＲ＝４となる。また第２１表によりレジスタＷ
ＡＲのビット６．７．８が常に１になるので同様に −４０，・・・−８，−４，−６４，−６０，−５６・
・・−４，−６４，・・・ となって１６の周期でくり返すことになる。

０ＣＴ＝２の時くり返し周期が１２８であり、０ＣＴ＝
５の時くり返し周期が１６であることは、第２２表によ
り所望の波形ポイントが得られていることを示している
。

また０ＲＧ＝　４　、０ＣＴ＝　５　（７）際、レジス
タＷＡＲが４ずつ歩進していることは、第１８表に示さ
れる通り波形サンプル数６４のデータを４サンプルに１
点ずつ得ることにより本来の波形データのオクターブを
２オクターブ上げることができることを示している。

践ｌ証ｌｊｎ会 ＰＣＭ部がある場合のアドレス発生はＰＣＭ部がない場
合と比較してタイムスロット（２）における演算が異な
り、他は同様である。

タイムスロット（２）においてはＳＴＲ＋　ＷＡＲの演
算が行われる。即ち： ＲＡＭ７−３のレジスタＳＴＷよりデータが読み出され
、ＩＣバス、５ＷＩＩ、Ａバスを介してクロックψ３に
よりＦＡ２−６のラッチ８−１にラッチされる。同時に
、ＲＡＭ７−１（７）１７ジスタ１１ＡＲ（ＩＦ）値が
）ＩＡババスＳＶ２、Ｂバスを介してＦＡ２−６のラッ
チ８−２にラッチされる。ここで、ラッチ８−１の出力
はビット処理回路８−１０、ラッチ８−２の出力はビッ
ト処理回路８−１１に入力されるが双方の出力ともビッ
ト処理を行われることなくラッチ８−３、ラッチ８−４
へ送られ、加算器８−９にて加算される。

ここで、レジスタＩＩＡＲの値について考えると、ＰＣ
Ｍ　ｌがない場合にはレジスタｗＡＲには初期値として
波形−周期に含まれるサンプル数の負数が書き込まれる
が、ＰＣＭ部がある場合には、レジスターＡＲの初期値
としてＰＣＭ部として用いる波形のすべてのサンプル数
の負数が書き込まれる。故に、タイムスロット（２）の
演算結果はデータバンク１−６における波形１のＰＣＭ
部先頭アドレスから順次ＡＷＡＲずつ増加した値となる
。ＰＣＭ部終了の検出はタイムスロット（７）における
演算において ｖＡＲ＋ΔＷＡＲ≧０となることを検出して行い、ＰＣ
Ｍ部終了後のアドレス発生はＰＣＭ部がない場合と全く
同じであり、ビット処理回路８−１１によるビット処理
が行われる。

なお、楽音発生部１−５におけるアドレス演算は１６ビ
ツトであるが、１６ビツトのアドレス信号では充分でな
い場合が当然考えられる。そこで、本楽音発生部１−５
においては、タブレットデータＴＡＢの上位３ビツトを
用いてアドレス空間が拡張できるようになっている。Ｉ
ｌｏ　２−１０におけるラッチ１ｏ−３がアドレス空間
拡張用のラッチであり、ラッチ１０−３にタブレットデ
ータＴＡＢの上位３ビツトがラッチされる。即ち： 押鍵によりイニシャルモードになると、ＲＡＭ５−４に
格納されたタブレットデータがＭＳＶ２−１１を介して
ＲＡＭ７−３のレジスタＴＡＢ’に格納される０次いで
ノーマルモードに入ると、　ＲＡＭ７−３のレジスタＴ
ＡＢ’の値が読み出され、ＭＳＷ２−１１を介しテＩ１
０２−１ｏニおけるラッチ１０−３にラッチされる。こ
のようにして内部演算は１６ビツトでありながら１９ビ
ツトのアドレス空間をアクセスすることができる。

■　波形読み出し 波形読み出しはタイムスロット（２）、　（４）にて行
われたアドレスに基づいて行われる。タイムスロット（
２）による演算結果はＣバス、５Ｗ２８、ＨＬババス５
１１３０．　Ｄバスを介しテＩ１０２−１０ノ９　ｙチ
１Ｏ−ＨＣ５ッチされる。まず、ラッチ１０−１の出力
がシフタセレクタ１０−９、ラッチ１０−４、ビット処
理回路１０−１０を介してラッチ１０−５にラッチされ
てラッチ１０−３によるデータとともにデータバンク１
−６を読み出し、データバンク１−６の出力がラッチ１
０−８にラッチされる０次いで、ラッチ１０−１の出力
がシフタセレクタ１０−９にて１ビツト右シフトされ、
ＭＳＢに１”が加えられてラッチ１０−４でラッチされ
る。ラッチ１０−４の出力がビット処理回路１０−１０
を介してラッチ１０−５にラッチされ、ラッチ１０−３
によるデータとともにデータバンク１−６を読み出し、
データバンク１−６の出力がラッチ１０−７にラッチさ
れる。この時ラッチ１０−７の上位８ビツトにはラッチ
１０−８の出力が与えられているので、前回のデータバ
ンク１−６の値とともにラッチされる。ここで、ラッチ
１０−７の下位８ビツトにラッチされたデータは、デー
タバンクの項で述べたとおり１２ビツト波形の下位４ビ
ツト２ワード分に相当する。ラッチ１０−７の出力はセ
レクタ１０−１２を介してシフタ１０−１３に与えられ
、上位８ビツトは４ビツト右にシフトされ、ラッチ１０
−１の出力のＬＳＢ＝Ｏならば下位８ビツトも４ビツト
右シフトされ、ＬＳＢ＝１ならば下位４ビツトがシフト
されずにシフタ１０−１３より出力される。ここで、コ
ントロールデータＣ０ＮＴに省いてｗ８＝１即ち８ビツ
ト波形の指定がある場合には。

シフタ１０−１３は下位４ビツトを０”にして出力する
。シフタ１０−１３の出力はノイズ回路１０−１４、ラ
ッチ１０−２を介してＤバスに与えられ、ＭＳＷ２−１
１を介してＲＡＭ７−３のレジスタＷＲＩに格納される
。この値が波形１の波形データである。

タイムスロット（４）によって得られたアドレスについ
ても同様の処理が行われる。ただし、コントロールデー
タＣ０ＮＴにおいてＮＡ　＝　００でない場合にはノイ
ズ回路１０−１４においてノイズ信号が加えられる。Ａ
Ｎ＝０１の時にはビット９が、ＮＡ　＝　１０の時には
ビット１０が、ＮＡ＝１１の時にはビット９及び１０が
ノイズ信号におきかえられる。このようにして、加算器
を用いずにノイズ信号を重畳している。これが波形２の
波形データとしてＲＡＭ７−２のレジスタ１１Ｒ２に格
納される。

本実施例では１２ビツトの波形データの第９ビツトと第
１０ビツトとをＮＡ倍信号より選択的にノイズ信号に置
き換える例を示したが、どのビットをノイズ信号に置き
換えるかは全く自由であり、ビット位置を変えることに
よりノイズの音量をおさえることができる。

第１０図（イ）におけるノイズ回路１０−１４の具体回
路例を第１０図（ロ）〜第１０図（ホ）に示す。

Ａはノイズを付与すべきビットの入力信号、Ｃはノイズ
を付与すべきビットの出力信号であり、Ｂは付加すべき
ノイズ信号、ＮＡはノイズ付加を指示する信号、ＳＱは
ノイズを付加するタイミングを表すシーケンス信号であ
る。つまりＮＡの指示により所定のタイミングで、ノイ
ズ信号（Ｂ）によりデータの所定のビット信号（Ａ）に
ビット操作を行う。

ＳＱ倍信号必要な理由は、この所定のビットのデータラ
インには、ノイズ付加すべきデータ以外の様々なデータ
が通っているので、ノイズ付加すべきデータの通るタイ
ミングをＳＱ倍信号よって指示する必要があるためであ
る。

第１０図（ロ）は、波形データのビットＡをノイズ信号
に置き換える例である。

第１０図（ハ）は、波形データのビットＡとノイズ信号
との論理和をとって、ビットＡと置き換える例である。

第１０図（ニ）は、波形データのビットＡとノイズ信号
との論理積をとり、ビットＡと置き換える例である。

第１０図（ホ）は、波形データのビットＡとノイズ信号
との排他的論理和をとり、ビットＡと置き換える例であ
る。

ノイズ付与の目的は、楽器音に生々しさを与えるための
もので特にフルート等には息づきの音として不可欠であ
る。

第１０図（ロ）の例では、波形データの特定ビットをノ
イズと置き換えるだけであるから、波形つまり音色とは
無関係にノイズが加えられる。それに対し第１０図（ハ
）〜第１０図（ホ）の例では、音色とノイズ間には何ら
かの関係がある。これらは適応楽器の特性に合わせて選
択できる。

以上、波形データの所定ビットにノイズ信号を付与する
例を示したが、ノイズ付与はこれに限らない。

同様にエンベロープＥ１またはＥ２の所定ビットにノイ
ズ信号を付与することも本発明に含む、この場合第１０
図（ロ）〜第１０図（ホ）に示したノイズ回路を第８図
の加算器８−９以後に設ける。

同様に楽音信号、ｗＥｌ又はＶＢ２又は（ＩＩＨＩ　＋
　１ＩＥ２）　Ｘ　ＶＬＤの所定ビットにノイズ信号を
付与することも本発明に含む、この場合、ノイズ回路を
第９図の乗算器９−１６以後に設ける。

■　エンベロープ乗算 上記のようにして波形１、波形２の２種類の波形データ
が得られたが、この波形データに対してエンベロープの
乗算を行う。波形１に対するエンベロープはＲＡＭ７−
３のレジスタＥＲＩに、波形２に対するエンベロープは
ＲＡＭ７−３のレジスタＥＲ２に入っている。ここで、
エンベロープについて述べると。

エンベロープは指数部４ビツト仮数部９ビットの１３ビ
ット浮動小数点表示になっている。エンベロープ乗算は
各チャンネル２回行われるがそれぞれの動作は同様であ
るので、タイムスロット（７）〜（９）におけるｖＲＩ
ＸＥＲＩの演算について説明する。

ＲＡＭ７−３＋７）　Ｌ／ジスタＩＩ！Ｒ１（７）デー
タがＭＳ１１２−１１を介してＭＰＬＹ２−７のラッチ
９−３及びラッチ９−５にラッチされる。ここで、ラッ
チ９−３にはレジスタＥ旧の下位１０ビツトが、ラッチ
９−５にはレジスタＥＲＩのビット９−１２がラッチさ
れる０次いでＲＡＭ７−３のレジスタ１１ＲＩノデータ
がＭＳＷ２−１１を介り、　テＭＰＬＹ２−７　（７）
　ラッｆ９−１にラッチされる。ラッチ９−３の出力は
ビット処理回路９−１２においてそのＭＳＢが１゛１”
にされてラッチ９−４にラッチされる。即ち、ラッチ９
−４にはエンベロープの仮定部がラッチされる。ラッチ
９−１の出力はシフタ９−１１を介してラッチ９−２に
ラッチされる。この際エンコーダ９−１０のＣ入力には
ＳＱ倍信号よって１が与えられており、シフタ９−１１
のＣ入力には００００１が与えられる。故にシフタ９−
１１はラッチ９−１の下位１２ビット即ちデータバンク
１−６より読み出した波形１の波形データ１２ビツトを
ラッチ９−２へ送出する０乗算器９−１６がラッチ９−
２及びラッチ９−４のデータの乗算を行い、積１４ビッ
トがラッチ９−７にラッチされ、シフタ９−１５へ送出
される。

一方、ラッチ９−５にはエンベロープの指数部がラッチ
されており、ラッチ９−６を介してデゴーダ９−１３に
てデコードされ、セレクタ９−１４を介してシフタ９−
１５に制御信号として与えられる。故に、ラッチ９−７
の出力はエンベロープの指数部によってシフトされ、ラ
ッチ９−８にてラッチされる。このようにして、固定小
数点の波形データと浮動小数点のエンベロープの乗算が
行われる。ラッチ９−８の出力はＬバスよりＭＳＷ２−
１１を介してＲＡＭ７−１のレジスタリＥ１に格納され
る。波形２の波形データとエンベロープの乗算も同様に
して行われＲＡＭ７−４のレジスタＷＥ２に格納される
。

■　２波混合 上記のようにして、レジスタ１ｉｌＥ１．　ＷＢ２に波
形が格納された。このステップではＷＥＩとＶＦ６の和
を求める。タイムスロット（１）における演算がこれに
相当する。

■　ＣＮ乗算 タイムスロット（１）で２波混合を行うが、本楽音発生
部１−５においては、ＡＢＭ２−９及びフィルタ１−７
の特性によっては音名に応じて発生される音圧レベルが
異なる場合がある。このための補正を行うのがＣＮ乗算
である。ここでは補正の為の係数としてノート係数ＣＮ
をそのまま用いている。タイムスロット（１）における
ＷＢ２　＋　ＷＥＩの演算結果が、Ｃバスより５ＩＩＩ
２８、）ＩＬババス５ｗ２９、Ｌパスを介してＭＰＬＹ
２−７のラッチ９−１にラッチされる。一方メモリ２−
５のＲＯＭ７−５よりノートデータＮＤに応じてノート
係数ＣＮが読み出され、ＨＤババス５１１２４、Ｌバス
を介してＭＰＬＹ２−７のラッチ９−３にラッチされる
。

ここで、ＷＥＩ　＋　ＷＢ２は１６ビツトのデータであ
るが乗算器９−１６のＡ入力は１２ビツトであるのでＭ
ＰＬＹ２−７では次のような処理を行っている。即ち、
ラッチ９−１の上位５ビツトがエンコーダ９−１０に入
力され、エンコーダ９−１０が第９表に示すとおりのデ
ータをＡ、８両端子より出力する。つまり、ラッチ９−
１におけるデータが実質何ビットであるかを求め、この
結果に応じてシフタ９−１１によってラッチ９−１より
１２ビツトをとり出す０例えば、ラッチ９−１の値が３
Ａ２６□６の場合は、このデータは実質１５ビツトのデ
ータであるのでシフタ９−１１はラッチ９−１のビット
１４以下の１２ビツトをとり出し、シフタ９−１１の出
力は７４４□、となる、このようにして！ＩＥ２　＋　
ｗＥＩの実質の部分とノート係数との乗算を行い、シフ
タ９−１５によって元のビット数にもどし。

ラッチ９−９でラッチする。

以上のようにして少ないビット数の乗算器を用いて大き
なビット数のデータの乗算を行っている。

このようにして得られた値をＤＡＣ２−８へ出力し、Ａ
ＢＭ２−９で所定の周期に補正されて楽音信号として出
力される。

ところで、本楽音発生部１−５においては、先に述べた
ようにマイコンの指示により第１表のフラグＶＯＬによ
り、ＣＮ乗算をＶＬＤ乗算に切換えることができる。即
ち、ロングシーケンスにおいて、ＲＡＭ５−６（７）Ｌ
／ジＸ　１５’　ＶＬＤ　８ビツトが、ＭＳＶ２−１１
を介シテＲＡＭ７−４のレジスタＬＶＤ’に送られる。

送出の際にＭＳＷ２−１１においてビットシフトがなさ
れ、８ビツトのデータを２ビツト左シフトし更に下位２
ビツトにパ０”を追加し、１０ビツトのデータに変換さ
れる。このことによりＶＬＤのビット数はＣＮのビット
数と同一とな′る。　ＷＢ２−ＩＥＩノ値４１０Ｍ７−
５（７）値を掛けるか、レジスタＶＬＤ’の値を掛は合
わせるかは第１表におけるフラグＶＯＬで決まり、ＶＯ
Ｌ＝ＯならばＲＯＭ７−５がＨＤバスニデータヲ送出し
、ＶＯＬ＝１ならばＲＡＭ？−４がＨＤババスデータを
送出する。

上記のように構成することにより、マイコン１−４によ
って楽音発生部１−５の出力する楽音信号のレベルを変
えることが可能となり、第１表のＶＬＤの値を順次変え
ることにより振幅変調をかけることが可能となる。

鍵盤を押下する速さと圧力の少なくとも一方に基づきＶ
ＬＤを作成すると、タッチレスポンス機能が実現する。

タッチレスポンス機能とは鍵盤の操作の速さ・強さ等に
よって音量・音色等が変化することである０例えばピア
ノは、強く打鍵すると音量が大きいだけでなく音色も華
やかなものになり、弱く打鍵すると音量が小さいだけで
なく音色もこもったものとなる。打鍵の強さに応じて音
量も音色も自在に変化するが、ピアノの場合は打鍵の後
、鍵盤を押す強さを変化させても、減衰しつつある音質
には変化を加えることができない、このようにピアノは
打鍵の強さのみがタッチレスポンス機能となっていて、
このような機能を特にイニシャルタッチコントロールと
呼ぶ。一般に打楽器がこれに属する。

一方、トランペットは息の強さにより持続している音質
をも変化することができるので、この音を模倣して電子
楽器の鍵盤操作で演奏する場合も、押鍵によりトランペ
ット音を発生中に押鍵の強さを増減することで音量・音
色に変化を与えることが必要となる。このような機能を
特にアフタータッチコントロールと呼ぶ、一般に、弦楽
器と管楽器がこれに属する。

本発明の実施例では先に述べたように、　ＶＯＬフラグ
によりＶＬＤ乗算を行うことにより、各チャンネル独立
に音量を制御することができる。

応用例として、打鍵の強さを計測して、強さに応じてＶ
ＬＤの値を作成してマイコンから転送することにより、
打鍵毎に転送された異なるＶＬＤに応じて各音の音量が
変化することになる。

マイコンがＶＬＤを転送する際、ＶＬＤの値に応じてタ
ブレットデータを切換えて転送すると１本実施例の楽音
発生部はＶＬＤの値に応じて音量と共に音色をも変化さ
せられることは、先に掲げた機能説明で明らかである。

この音色の切換について、ＶＬＤが８ビツトの例で説明
する。

第２３表に、ＶＬＤの値の範囲と、それに対応する強弱
名とタブレット名の一例を示す。

ＶＬＤが１ビット小さくなる毎に、音量は１／２つまり
６ｄＢ小さくなり、これを音楽用語の強弱名の各々に割
当てである。またｆｆの強さには華やかな音色が必要な
ので高調波の豊富な波形データをタブレット０に割当て
、ｍｐより小さい音量ではこもった音色が必要なので正
弦波に近い波形データをタブレット３に割当てるように
、複数種類の波形データをデータバンクに準備しておく
。

このようにすると、打鍵の強さによってＶＬＤの数値範
囲で音色が４通り切換えられると同時に８ビツトのＶＬ
Ｄに応じて２５６通りの音量が指定できる。

以上はイニシャルタッチコントロールであったが、同様
に打鍵後の押鍵圧の大小に応じて、刻々と変化するＶＬ
Ｄと、ＶＬＤの値に応じて刻々と変化するタブレットデ
ータとをマイコンが送出すると、本実施例の楽音発生部
は打鍵後の押鍵圧の変化に応じて刻々と、音色と音量と
を変化させることができる。

以上がアフタータッチコントロールである。

（４）　　エンベロープ発生方法 楽音発生部１−５におけるエンベロープの発生方法は次
の３ステツプに分けられる。即ち、■　アドレス発生 ■　エンベロープデータの読み出し ■　エンベロープ計算 以下各ステップを詳しく説明する。

■　アドレス発生 押鍵によるイニシャル設定にて、ヘッダデータのＳＴＥ
　（エンベロープデータＥｌ’のスタートアドレス）、
Δ５ＴＥ（エンベロープデータＥｌ’のワード数）に基
づいてレジスタＥＡＲＩ、　ＥＡＲ２，ＴＲＩ、　ＴＲ
２゜ΔＴｌ、ΔＴ２が初期設定されている。これらのデ
ータをもとにアドレスの演算が行われる。アドレスの演
算は演算頻度が少なくてもよいので演算シーケンスのロ
ングシーケンスにて行っている。更に、ロングシーケン
スの奇数回目でエンベロープデータＥｌ’のアドレス演
算を、偶数回目でエンベロープデータＥ２″のアドレス
演算を行っている。

奇数回目のロングシーケンスにおいて、タイムスロット
（１３）で ΔＴｌ　＋ＴＲＩ→ＴＲＩ　　　　　　・・・・・・（
４−１）タイムスロット（１５）で ΔＥＡＲＩ　＋　ＥＡＲＩ　＋Ｃｉ→ＥＡＲＬ　　　・
・・・・・（４−２）の演算が行われＥＡＲＩの値を用
いてデータバンク１−６の読み出しを行う、タイムスロ
ット（１５）のＣｉはタイムスロット（１３）にて行わ
れるΔＴ１の累算によって生じたオーバーフローに当る
。ここで演算（４−１）を詳しく説明する。

先ず、ＲＡＭ７−２のレジスタΔＴ１の値がＦＩＢバス
、ＭＳＶ２−１１を介シテＦＡ２−６ノラツチ８−１ニ
ラッチサレる。同時に、ＲＡＭ？−３のレジスタＴＲＩ
の値がＨＣバス。

ＭＳ１１２−１１を介シテＦＡ２−６（７）　ラッチ８
−２にラッｆ　さｈる。ラッチ８−１の出力はビット処
理回路８−１０によってビット３が強制的に０〃にされ
（ビット３を”０″にする理由は後で述べる。）、ラッ
チ８−３でラッチされる。ラッチ８−２の出力はビット
処理回路８−１１を介してラッチ８−４でラッチされる
。ここでビット処理回路８−１１においてはビットの変
換等の処理は施されない。ラッチ８−３及びラッチ８−
４の出力を加算器８−９にて加算し、ラッチ８−７、ラ
ッチ８−８を介してＣバスに与え、ＭＳす２−１１を介
してＲＡＭ７−３のレジスタＴＲＩに加算結果を格納す
る。ここで加算結果にオーバーフローが生じた場合は、
加算器８−９のＣｏより′１″が出力される。この出力
をラッチ８−６にてラッチし、タイムスロット１５の演
算の際に使用する。但し、これは波形データにＰＣＭ部
がない場合についてであり、波形データにＰＣＭ部があ
る場合（フラグＰＣＭ＝１）にはＰＣＭ部を読み終える
までレジスタＴＲＩに対し演算結果として強制的に“°
０“が入力される。故にΔＴｌの累算によるオーバーフ
ローが生じることがない為ＰＣＭを読み終えるまではＥ
ＡＲＩの値が更新されることはない。

ΔＴ１はイニシャル処理の項で述べたとおり第１３表に
おけるＣ＝ｏ時のＤ出力の値であり、レジスタＴＲＩは
１６ビツトのレジスタであるので１例えばΔＴｌ　＝　
４０００□６であれば演算（４−１）は４回行われると
レジスタＴＲＩはオーバーフローし、演算（４−２）の
Ｃ１＝１となりアドレスの更新が行われる。ここで、演
算（４−１）、　（４−２）はロングシーケンスの２回
に１回行われる。第１図（ハ）で示すとおり、同じチャ
ンネルのロングシーケンスは３８８タイムスロツトの周
期、即ち１タイムスロツトは２５０ｎｓであるので９７
μｓの周期に現われる。故に演算（４−１）、　（４−
２）は１９４μＳ毎に行われ、ΔＴ１＝４０００１．で
ある場合には７７６μＳでアドレスの更新が行われるこ
とになる。

ところで、エンベロープデータは２バイトで構成されて
いるので、アドレスの更新の際は２ずつ更新されなけれ
ばならない、タイムスロット（１５）においては次のよ
うにしてアドレスの更新を行っている。

先ず、ΔＥＡＲＬはΔＴ１によって定まる値であり、Δ
Ｔ１≠０００８１．の時にはΔＥＡＲＬ　＝　００００
工、であり、ΔＴ１＝０００８１．の時にはΔＥＡＲＬ
　＝　ＦＦＥＢｌ、　＝　−２１，。である。この操作
はＭＳＶ２−１１における５Ｗ３１にて行われる。５Ｗ
３１は第１１図（す）に示すようになっており、ΔＴ１
のビット３の値を示すフラグＴｏによって制御している
。今仮にΔＴ１≠０００８１．とすると、Ｓｔ／３１に
よりＡバスにｏｏｏｏｌＧが、ＲＡＭ７−１のレジスタ
ＥＡＲＬよりＨＡババスＭＳ％１２−１１ノＳＶ２を介
してＢバスニＥＡＲＩ（７）値が与えられる。これらの
値がＦＡ２−６のラッチ８−１゜ラッチ８−２にラッチ
される。ラッチ８−１の出力はビット処理回路８−１０
を介してラッチ８−３へ送られる。

ここで、ビット処理回路８−１０ではデータの変換は行
われないようになっている。同時に、ラッチ８−２の出
力はビット処理回路８−１１に与えられ、データのＬＳ
Ｂが強制的に翳１”にされてラッチ８−４へ送られる。

即ちビット処理回路８−１１にて予め１が加えられる。

また、先に述べたラッチ８−６に格納されている演算（
４−１）によるオーバーフローがラッチ８−５にラッチ
される。故にラッチ８−３．ラッチ８−４及びラッチ８
−５の値の加算を行うと、ラッチ８−５の値が″１″で
あればＥＡＲＩの値にＩＩ２＃＃が加えられることにな
る。一方、ラッチ８−５の値が０”の場合はＥＡＲＬの
値は１増加されたままとなるが、イニシャル処理の項で
述べたように、Ｉｌｏ　２−１０においてＬＳＢに強制
的に＋　□　ｔｔ　、　ｔｔ　１　ｐｔを与えるので不
都合は生じない。

ところでΔＴ１＝０００８．．の場合には、ΔＥＡＲＬ
がＦＦＥＢｚｓ（２１ｔｏ）となる。故にＥＡＲＩの値
から２１１．引かれることになり、１０ワード前のエン
ベロープデータが読まれることになる。これにより、エ
ンベロープデータのアドレスがループすることになり、
マンドリンのようなくり返しエンベロープを発生するこ
とができる。先に演算（４−１）にて、ビット処理回路
８−１０にてビット３を０”にすると述べたが、その理
由はビット３がΔＥＡＲ１＝ＦＦＲＢ工、とするビット
であり、この演算を行う際にレジスタＴＲＩに０００８
１．を加えないようにする為である。

ロングシーケンスの偶数回目におけるΔＴ２゜ＴＲ２，
ΔＥＡＲ２，ＥＡＲ２の演算も同様にして行われる。

なお、ＥＡＲＬ、　ＥＡＲ２に関する演算は全く独立に
行われる為、波形１．波形２に対して全く異なったエン
ベロープ信号を発生させることができるのは言うまでも
ない。また、ＥＡＲＩ又はＥＡＲ２のくり返しについて
もくり返しの周期を異ならしめることが容易であるので
種々の効果を得ることができる。

■　エンベロープデータの読み出し エンベロープデータの読み出しはロングシーケンスにお
いて行い、偶数回目に波形１のエンベロープデータを、
奇数回目に波形２のエンベロープデータの読み出しを行
う。

レジスタＥＡＲＩ、　ＥＡＲ２の値に基づいて行うエン
ベロープデータの読み出し方についてはイニシャル処理
の項で述べたものと全く同じであり、ｌ１０２−１０に
てデータバンク１−６より読みとったデータのフォーマ
ット変換を行いながらレジスタΔＴｌ。

ΔＴ２．ΔＺｌ、　ＡＺ２．ΔＥｌ、ΔＥ２１Ｃ格納し
テいく。

■　エンベロープ計算 エンベロープデータの読み出しにより、ＡＺＩ。

ΔＺ２．ΔＥｌ、ΔＥ２にデータが格納されており、ま
たイニシャル処理によりＥＲＩ、　ＨＲ２，ＺＲＩ、　
ＺＲ２ニ初期値が与えられている。これらの値に応じて
エンベロープ計算を行う。

エンベロープ計算の基本は加算部のタイムスロット（３
）、　（５）、　（６）、　（８）である、タイムスロ
ット（３）、　（５）によって波形１のエンベロープを
計算し、タイムスロット（６）、　（８）によって波形
２のエンベロープを計算する。ここで、タイムスロット
（５）。

（８）のＣｊはタイムスロット（３）、　（６）による
演算で生じたオーバーフローであるが、タイムスロット
（３）、　（６）にて生じたオーバーフローがどのよう
にしてタイムスロット（５）、　（８）で加えられるか
については、アドレス発生のタイムスロット（１３）　
。

（１５）で述べたものと同様である。このようにして得
られたＥＲＩ、　ＥＲ２の値がエンベロープデータであ
る。

ところで、エンベロープ計算は各種モードによって異な
る。各種モードとは。

ｌ）波形がＰＣＭを有する場合と有しない場合。

（ＰＣＭ　＝　ｌ１０） ２）　ピアノ型エンベロープの場合とオルガン型エンベ
ロープの場合。（Ｐｌｏ　＝　ｌ１０）３）　ダンパフ
ラグをオンした場合とオフした場合、　（ＤＭＰ＝１１
０） の３種である。以下側々の場合について説明する。

ＰＣＭ＝０かつＰ１０＝０ 初期設定はＥＲＩ、　ＥＲＡ、　ＺＲＩ、　ＺＲＺとも
パ０”であり、鍵が押圧されている時はレジスタΔＥｌ
、ΔＥ２゜ΔＺ１．Δｚ２の値に従ってエンベロープの
演算を行う、鍵が離されると、タイムスロット（３）、
　（５）。

（６）、　（８）（７）ＡＺＩ、　ＡＥＩ、　ＡＺ２．
　ＡＥ２（７）値として、ＵＣＩＦ２−３の信号処理器
５−６よりリリースデータが発生され、レジスタΔＺｌ
、ΔＥｌ、ΔＺ２．ΔＥ２の値のかわりに用いられる。

なお、このモードにおいてはダンパフラグＤＭＰによっ
て演算は何ら影響はされない。

初期設定はＥＲＩ、　ＥＲ２，ＺＲＩ、　ＺＲ２とも０
”であり、鍵が押圧されている時はレジスタΔＥｌ、Δ
Ｅ２゜ΔＺｌ、Δｚ２の値に従ってエンベロープの演算
を行う、鍵が離されると、ダンパフラグＤＭＰ＝１の場
合は引き続きレジスタΔＥｌ、ΔＥ２．ΔＺｌ、Δｚ２
の値に従ってエンベロープの演算を行い、ダンパフラグ
ＤＭＰ＝Ｏの時はＰＣＭ＝ＯかつＰ１０＝Ｏの場合と同
じである。

ＰＣＭ部１かつＰ１０＝０ 初期設定は、ＥＡ１＝ＩＦＦＦ、、　、　ＥＲ２＝　Ｏ
、ＺＲ１＝　Ｏ。

ＺＲ２＝Ｏである。鍵が押圧されており、波形１がＰＣ
Ｍ部を読み出している時は初期値が保持され。

ＰＣＭ部を読み終えると、レジスタΔＥｌ、ΔＥ２゜Δ
Ｚｌ、ΔＺ２の値に従ってエンベロープの演算を行う。

鍵が離されると、波形１がＰＣＭ部を読み出しているい
ないに関係なく　ＵＣＩＦ２−３の信号処理器５−６に
よるリリースデータに基づいて演算が行われる。

即ちＰＣＭ＝ＯかつＰ１０＝Ｏの場合に帰着する。

なお、このモードにおいてはダンパフラグＤＭＰによっ
て演算は何ら影響を受けない。

ＰＣＭ部１かつＰ１０＝１ 初期設定は、　ＥＲ１＝ＩＦＦＦユ、、　Ｅ！Ｒ２＝　
Ｏ、ＺＲ１＝　Ｏ。

ＺＲ２＝Ｏである。ダンパフラグＤＭＰ＝Ｏの場合は、
１度鍵が押圧されると離鍵のタイミングには無関係に演
算が行われる。即ち、波形１がＰＣＭ部を読み出してい
る時にはレジスタＥＲＩ、　ＥＲ２，ＺＲＩ、　ＺＲ２
゜は初期値が保持され、ＰＣＭ部を読み終えるとレジス
タΔＥｌ、ΔＥ２．ΔＺｌ、Δｚ２の値に従って演算が
開始される。ダンパフラグＤＭＰ＝１の場合は、ＰＣＭ
部１かつＰ１０＝Ｏの場合と全く同じである。

以上述べたように、種々のモードに応じて自由にエンベ
ロープ信号を発生することができる。また、ΔＥ１．Δ
ｚ１とΔＥ２．Δｚ２は全く独立に設定でき、そのデー
タはアドレス発生の項にて明らかなとおりΔＴｌ、ΔＴ
２によって定まる時間で更新されるので前述の２種類の
波形データと相俟って種々の楽音が発生できる。

（発明の効果） 以上のように本発明は演奏操作部から送出される演奏情
報に基づいて所定の波形データと所定のエンベロープと
を発生し該波形データと該エンベロープを乗算して所定
の楽音データを発生する楽音発生部と４ノイズ信号を発
生するノイズ発生部と、上記演奏情報の指示により上記
楽音データの所定のビットを上記ノイズ信号でビット操
作する手段とを有することにより、加算器を新たに設け
ることなく簡単な回路構成で、しかも種々の音量のノイ
ズ信号を含む楽音信号を発生させることができるという
優れた効果を有するものである。

第２表 第７表 Ｘ　：　　Ｄｏｎ’ｔ　ｃａｒｅ Ｘ二　　〇ｏｎ’ｔ　ｃａｒｅ 第１４表 （上位２ ビット） 第１５表 第１９表 ｍ：　ビット処理を行わないビット

【図面の簡単な説明】

第１図（イ）は本発明における情報処理装置の一実施例
のブロック図、第１図（ロ）はマイコンによるデータ転
送のタイミング図、第１図（ハ）は本発明において用い
られている演算タイムスロットを表わす図、第２図は本
発明における楽音発生部１−５の構成図、第３図は楽音
発生部１−５におけるノートクロック発生の原理図、第
４図は楽音発生部１−５における５ＥＱ２−２の詳細図
、第５図は同じくＵＣＩＦ２−３（７）詳細図、第６図
は同じ＜ＣＤＲ２−４（７）詳細図、第７図は同じくメ
モリ２−５の詳細図、第８図は同じ＜　ＦＡ２−６の詳
細図、第９図（イ）は同じくＭＰＬＹ２−７の詳細図、
第９図（ロ）はＭＰＬＹ２−７にて使用している乗算器
９−１６の詳細図、第１０図（イ）は楽音発生部１−５
におけるＩｌｏ　２−１０の詳細図、第１０図（ロ）〜
第１０図（ホ）はノイズ回路１０−１４の詳細図、第１
１図（イ）は同じ＜　ＭＳＶ２−１１の詳細図、第１１
図（ロ）〜第１１図（す）はＭＳＶ２−１１に用いられ
ているスイッチのパターン図、第１１図（ヌ）はＭＳＶ
２−１１におけるデータ転送のタイミング図、第１２図
はデータバンク１−６におけるデータフォーマットを示
す図、第１３図はデータバンク１−６におけるエンベロ
ープデータのデータフォーマットを示す図、第１４図は
従来の電子楽器のブロック図である。 １−１・・・鍵盤、１−２・・・タブレット、１−３・
・・効果スイッチ、１−４・・・マイコン、１−５・・
・楽音発生部、１−６データバンク、１−７・・・フィ
ルタ、２−１・・・マスタクロック、２−２・・・シー
ケンサ（ＳＥＱ）、２−３・・・マイコンインターフェ
ース部（ＵＣＩＦ）、２−４・・・比較レジスタ部（Ｃ
ＤＲ）、２−５・・・メモリ、２−６・・・フルアダ一
部（ＦＡ）、２−７・・・乗算部（ＭＰＬＹ）、２−８
・・・ディジタルアナログコンバータ（ＤＡＣ）、２−
９・・・アナログバツアアメモリ部（ＡＢＭ）、２−１
０・・・入出力回路部（Ｉｌｏ）、２−１１・・・マト
リックススイッチ部（ＭＳＶ）。 特許出願人　松下電器産業株式会社 第１図 （イ） （υ） Ａ／Ｄ　　−σ＝バゴ二〇− 第２図 」 ｔ−−、−− １−７′ 第４図 １°１　　ノー １−＜　　　　　　　　　　　　　　　　　　　＜Ｃ／
）　　　　　　　　　　　　　（１）第１０図 （ロ） （ハ） （ニ） （ホ） 第１１図 ＦＡ　　　ＭＰＬＹ　Ｉ１０ 第１１図 （トン　　　　　　　　　　　　　　　　　　　　　　
　　　　　（ケ）第１２図 第１３図 ２−０の時 Ｚ−１９綺

Claims (4)

【特許請求の範囲】
1. （１）演奏操作部から送出される演奏情報に基づいて所
   定の波形データと所定のエンベロープとを発生し該波形
   データと該エンベロープを乗算して所定の楽音データを
   発生する楽音発生部と、ノイズ信号を発生するノイズ発
   生部と、 前記演奏情報の指示により前記楽音データの所定のビッ
   トを前記ノイズ信号でビット操作する手段とを有するこ
   とを特徴とする電子楽器。
2. （２）前記ビット操作が、前記楽音データの所定ビット
   に前記ノイズ信号を加算することである特許請求の範囲
   第（１）項記載の電子楽器。
3. （３）前記ビット操作が、前記楽音データの所定ビット
   を前記ノイズ信号で置き換えることである特許請求の範
   囲第（１）項記載の電子楽器。
4. （４）前記ビット操作が、前記楽音データの所定ビット
   を、該楽音データと前記ノイズ信号との論理和又は論理
   積又は排他的論理和のいずれか１つの出力と置き換える
   ことである特許請求の範囲第（１）項記載の電子楽器。