JPS61233786A - 電子楽器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電子楽器に関し、特にメモリを読み出しながら
楽音を発生するものに関する。

（従来の技術） 近年、電子楽器はデジタル信号処理技術の導入により、
より高度な音づくりが行われるようになった。従来例を
第１４図および第１５図により説明する。

周波数制御装置１が押鍵等により所定の周波数のタイミ
ング信号を発生し、正弦波発生器２へ入力する。正弦波
発生器２はタイミング信号に基づき正弦波を発生する。

一方、エンベロープ発生器３はパラメータＲｏｔ’！４
よりエンベロープデータを読み出し、エンベロープを発
生する０乗算器５が正弦波とエンベロープの乗算を行い
、タイムスロット制御装置６が時分割多重化されている
乗算結果より所定のものを加え合わせたり、時分割多重
の順序を入れかえる等の処理を施こし、　ＤＡＣ７より
出力する。

第１５図はエンベロープ発生器３を詳細に示すものであ
る。　ＴＡＢＩＦ８および鍵ＩＦ９によって音色、鍵に
応じてサンプル演算器１０の制御を行う、サンプル演算
器ｌＯはパラメータＲＯＭ４よりエンベロープデータを
読み出し、時系列のエンベロープを出力する。補間計算
器１１がサンプル演算器１０より出力されるエンベロー
プを更にきめ細かくなめらかなエンベロープとなるよう
に補間計算を行い、エンベロープとして出力する（例え
ば特願昭５７−８４２３４号参照）。

（発明が解決しようとする問題点） しかしながら、上記のような構成では、なめらかなエン
ベロープを得るために補間計算器を用いているが、一般
に補間計算を行うには乗算器が必要となり、回路規模が
大きくなる。仮に他で既に乗算器を使用しており１時分
割で使用するとなればより高速の乗算器にしなければな
らない、また。

エンベロープのビット数を多くしなければエンベロープ
の値が小さくなると分解能が悪くなるという問題点を有
していた。

本発明は、上記問題点を解消するために、大幅な回路規
模の増加を必要とすることなく、なめらかで且つ小レベ
ルにおいても高分解能のエンベロープを得られる電子楽
器を提供するものである。

（問題点を解決するための手段） 上記問題点を解決するために本発明は、演奏操作部の送
出する演奏情報に基づいて、データバンクより所定の波
形データと所定のエンベロープデータを読み出す手段と
、そのエンベロープデータに基づいてエンベロープを作
成するエンベロープ発生部と、前記エンベロープと前記
波形データを乗算して楽音信号を作成する楽音発生部を
有する電子楽器において、前記エンベロープデータは、
エンベロープ形状の傾きを差分表現するデータと、その
エンベロープ形状の傾きが同一である時間を表現するデ
ータとを含んでおり、また、前記エンベロープ発生部は
、前記エンベロープ形状の傾きを差分表現するデータを
順次加算して得た加算結果の上位ビットのデータをエン
ベロープの指数部となし、前記加算結果の下位ビットの
データをエンベロープの仮数部となす手段を有するもの
である。

（作用） 本発明は、エンベロープデータに示されているエンベロ
ープの傾きが同じである時間、所定の変化分をエンベロ
ープに累算することによりなめらかな傾きのエンベロー
プを得るものである。また、このようにして得たエンベ
ロープを上位下位に分け、上位ビットを指数部、下位ビ
ットを仮数部とすることによってエンベロープが小さく
なった場合においても分解能が一定に保たれる。

（実施例） 以下図面に基づき本発明の一実施例を説明する。

第１図は本発明による情報処理装置、を電子楽器に用い
た場合のブロック図である。この第１図を説明すると、
１−１は鍵盤である。１−２はタブレットであり、本電
子楽器より出力される楽音の音色の選択を指示する操作
部である。１−３は効果スイッチであり、楽音に対する
各種の効果の制御１例えばヴイブラート、トレモロ等の
効果のオン・オフを指示するスイッチである。１−４は
マイコン（マイクロコンピュータ）であり、例えばイン
テル社のマイコン８０４９等が相当する。１−５は楽音
発生部であり、マイコンｌ−４より与えられた制御信号
に基づいて波形演算、周波数演算を行う。１−６はデー
タバンクであり、楽音発生部ｌ−５にて使用する波形デ
ータやエンベロープデータが格納されているＲＯに（読
出専用メモリ）である。１−７はフィルタであり、楽音
発生部１−５より出力される楽音信号の折り返しノイズ
を除去する。１−８はスピーカである。

次に第１図（イ）に示す電子楽器の動作を説明する。マ
イコン１−４は内部に予め書き込まれた命令に従って、
鍵盤１−１．タブレット１−２、効果スイッチ１−３の
状態を順次検索する。またマイコン１−４は鍵盤１−１
における鍵の０Ｎ１０ＦＦの状態に基づいて押圧されて
いる鍵のコードを楽音発生部１−５の複数のチャンネル
に割り当てる割り当て信号を送出するとともに、タブレ
ット１−２、効果スイッチ１−３の状態に応じて制御デ
ータを送出する。楽音発生部１−５においては、マイコ
ン１−４より送出される割り当て信号及びその他の制御
信号を内部のレジスタに取り込み、これらの信号に基づ
いてデータバンク１−６より必要な波形データ、エンベ
ロープデータを読み出しながら楽音信号の合成を行う、
この楽音発生部１−５において合成された楽音信号は、
フィルタ１−７を通してスピーカ１−８へと送られ楽音
を発生する。

第１図（ロ）にマイコン１−４より楽音発生部１−５へ
データを転送する場合のタイミング図を示す。また、第
１表にマイコン１−４より楽音発生部１−５へ送出する
データの内容を示す、第１表において。

ＮＯＤはノートオクターブデータであり、ノートデータ
ＮＤとオクターブデータＯＣＴ及びキーオンデータＫｏ
ｎより成っている。その具体的な内容は第２表にＮＯＤ
のビット構成が示してあり、第３表にノートデータＮＯ
と音名との対応が示してあり、第４表にオクターブデー
タＯＣＴと音域との対応が示しである。即ち仮に楽音発
生部１−５に対しＧｌというノートの第６オクターブの
音（以下Ｇ＃６と略す）をチャンネル１より出力したい
時には第１図（ロ）におけるアドレスとして０００００
００１　、データとして１００１１１１０をマイコン１
−４より送出することになる。

次に、ＰＤＤはピッチデチューンデータであり調律をず
らすための８　ｂｉｔのデータである。　ＰＤＤは２の
補数表示にて表されており、可変範囲は一１２８〜÷１
２７の２５６通りである。　ＲＬＤはリリースデータで
、キーオフ後の減衰特性を制御する４　ｂｉｔのデータ
である。　ＶＯＬはボリュームフラグであり、このビッ
トを１”にすると後述のボリュームデータＶＬＤに応じ
て楽音発生部１−５からの楽音信号の出力レベル制御を
可能にするものである。　ＤＭＰはダンパフラグであり
、ピアノタイプエンベロープの場合のキーオフ後の減衰
を急速な減衰にせしめるフラグであり、　ＤＭＰ＝　１
の時に機能する。ＳＱＬはソロフラグであり、他のチャ
ンネルと同音名の楽音がアサインされた時にそのチャン
ネルの発生している楽音とこれから発生しようとしてい
る楽音の位相特性を合わすか否かを選択するフラグであ
り、５ＱＬ＝１の時には位相合わせをキャンセルする。

ＴＡＢはタブレットデータであり、第１図におけるタブ
レット１−２により指定されるデータがこの５ｂｉｔに
入る。　ＰＥはピッチエクステントフラグで。

このビットを°゛１″にしたチャンネルにはピッチエク
ステントがかかる。ＶＬＤはボリュームデータであり、
前述のボリュームフラグＶＯＬとともにチャンネルから
出力される楽音のレベルを８　ｂｉｔの細かさで制御す
る。なお、これら一連のデータはすべてチャンネルごと
に独立に設定できるものである。

次に、楽音発生部１−５における演算シーケンスについ
て説明する。

第５表及び第６表に楽音発生部１−５の演算シーケンス
を示す。本楽音発生部１−５においては、短い演算サイ
クルでより多くのデータ処理を行うために演算シーケン
スがイニシャルモード、ノーマルモードの２つのモード
給有し、更に上記両モードがそれぞれロングシーケンス
、ショートシーケンスに分かれている。また、イニシャ
ルモードショートシーケンス及びノ′−マルモードロン
グシーケンスはそれぞれＥＶＥＮ、　ＯＤＤの２つの状
態を有している。

イニシャルモードはマイコン１−４が楽音発生部１−５
に対して新たな楽音の発生を命令した際に楽音発生部１
−５におけるマイコン１−４より指定されたチャンネル
について種々のレジスタ等の初期設定を行うモードであ
りロングシーケンスより開始され、ショートシーケンス
を２回行った後ノーマルモードに入る。このイニシャル
モードにおける２回のショートシーケンスについて１回
目がＯＤＤ　。

２回目がＥＶＥＮのショートシーケンスとなる。このイ
ニシャルモード終了後、ノーマルモードに移るが、ショ
ートシーケンス６回の後ロングシーケンス１回がくるこ
とになる。

本実施例では各チャンネル毎に、独立した２系統の波形
と独立した２系統のエンベロープとを掛は合わせるよう
になっており、更にピッチの細かな調整機能をも有して
いるが、これらの演算処理を時分割で８チャンネル分行
うためには多大な演算ステップが必要となる。そこで短
いサイクルで演算しないといけないものをショートシー
ケンスとし、演算頻度の低いもの、つまり長いサイクル
で演算してもよいものをロングシーケンスとする。

そしてショートシーケンスの間にロングシーケンスを挿
入することにより演算の効率化を図っている。

第１図（ハ）にショートシーケンス、ロングシーケンス
のタイミング図を示す。第１図（ハ）に示すとおり、シ
ョートシーケンス（０）〜（１０）の１１のタイムスロ
ットより成っており、ロングシーケンスは（１１）〜（
１９）の９のタイムスロットより成っている。個々のタ
イムスロットは２５０ｎｓであり、４分割されてφ１．
ψ３のノンオーバーラツプの２相クロツクとともに全体
のシステムが動作している。

ショートシーケンスとロングシーケンスの関係は。

ショートシーケンスがチャンネルＯからチャンネル７ま
で８回くり返されるごとに１チャンネル分のロングシー
ケンスが入る。故に１例えばチャンネル３のショートシ
ーケンスは１１Ｘ８＋９の９７タイムスロツトごとに１
回、ロングシーケンスは９７×８の７７６タイムスロツ
トごとに１回の割で現われることになる。更に、ノーマ
ルモードのロングシーケンスにはＥＶＥ！ＮとＯＤＤの
２つの状態があるため、７７６ｘ２の１５５２タイムス
ロツトを周期としてシステムが動作しているものである
。

次に、第５表及び第６表に基づいて個々の演算シーケン
スについて説明する。前述のように、楽音発生部１−５
は新たな押鍵によりイニシャルモードロングシーケンス
より開始するようになっているのでイニシャルモードロ
ングシーケンスよりタイムスロット別に説明を行う。

皿工皿 （１３）　ｐｏｏ　＋　ＰＥＤ→ＰＤＲ（１５）　　　
　　Ｏ→　ＴＲＩ （１６）　　　　Ｏ→　ＴＲ２ （１７）　　　　　Ｏ→　ＺＲＩ （１８）　　　　Ｏ→ＺＲ２ タイムスロット（１３）の意味するところは、　ＰＤＤ
というレジスタの内容とＰＥＤというレジスタの内容を
加算してＰＤＲというレジスタに格納するということで
ある。タイムスロット（１５）〜（１８）は、ＴＲＩ。

ＴＲ２，ＺＲＩ、　ＺＲ２というレジスタに０を書き込
むということである。

データバンク　み出し。

（１２）　　　　ＷＴＤ　４　）ＩＡＤ　　−）　ＨＡ
Ｄ（１４）　　　　ＨＡＤ−＋Ｃ０ＮＴ→Ｃ０ＮＴ、　
ＤＩＦＩ（１６）〜（１７）　ＨＡＤ→ＳＴＥ　　→Ｅ
ＡＲＩこれらの意味するところは、左端にあるデータ（
例えばタイムスロット（１４）ならばＨＡＤというデー
タ）をアドレスとしてデータバンク１−６より中央に記
載のＣ０ＮＴというデータを読み出し、右端にある名前
のレジスタＣ０ＮＴ及びＤＩＦＩに格納するということ
である。

（１）　　ＰＤＲ＋　ＪＤ　　Ｌ、Ｂ、　；　Ｏ→ＥＲ
２／１（３）　　ＯＲＧ　＋　ＯＣＴ　＋　　１４　ｖ
Ｅ２　→　ΔＷＡＲ（４）　　Ｄ、Ｂ、　＋　ＥＡＲＬ
→ＥＡＲ２（６）０　　　　→ｖＲＩ （８）０　　　　→ＥＲＩ （９）０　　　　→ＷＥ２ （１０）　　　　Ｏ−＋　ｗＥＩ、　ＷＲ２タイムスロ
ット（１）における０−）ＥＲ２／１はショートシーケ
ンス１回目即ちＯＤＤ時にはＥＲ２，２回目即ちＥＶＥ
Ｎ時にはＥＲＩというレジスタにＯを書き込むことを意
味する。またり、Ｂ、とは、ＰＤＲ＋　ＪＤの演算結果
をレジスタに格納せずに、Ｌバス（後述）を介して乗算
部（後述）に送出することを意味する。りイムスロット
（３）においては、演算結果を一度１ｉ１Ｅ２というレ
ジスタに格納した後デコードしてΔｗＡＲに格納するこ
とを意味する。タイムスロット（４）におけるり、Ｂ、
は、後述のデータバンク読み出し部によって得られる値
をレジスタ等を介さずＤノベス（後述）を介して加算器
に送出することを意味する。

上記のＣ，Ｂ、は、加算部にて得られた結果をレジスタ
を介さずに乗算部に直接入力することを意味しこの場合
においてはタイムスロット（１）にて得られたＰＤＲ＋
　ＪＤの演算結果を意味する。

−一タバンク　み　し く１）　　　　ＨＡＤ→　ΔＳＴＥ→Ａ、Ｂ。

（３）〜（４）　ＥＡＲＬ／２→Ｅ１／２→　ΔＴｌ／
２．ΔＥｌ／２゜Δｚ１／２ （６）　〜（７）　ＨＡＤ　４　ＳＴＷ／ＡＳＴＷ　４
　ＳＴＷ／ＷＡＲここでタイムスロット（１）のＡ、Ｂ
、は、データバンク読み出しによって得られた値をレジ
スタ等を介ざすに直接加算部のへ入力へ入力することを
意味する。また、タイムスロット（６）〜（７）の５Ｔ
ＩＩ／ΔＳＴＷ　４　ＳＴＶ／ＷＡＲは、シミー回目−
ケンス１回目即ちＯＤＤ時にはＳＴｗというデータを読
み出してＳＴＶというレジスタに格納し、２回目即ちＥ
ＶＥＮ時にはΔＳＴＶというデータを読み出してＷＡＲ
というレジスタに格納することを意味する。

次にノーマルモードについて説明する。

ノーマルモードショートシーケンス 第６表において傘印のついている箇所は、ノートクロッ
クが発生した後の最飴のシコートシーケンスのみでその
演算が行われるものであり、この動作を制御するフラグ
を計算要求フラグＣＬＲＱと呼ぶことにする。

皿ｌ鼠 （１）　　ｗ２２　　＋　ＶＥＩ　　　　　　４　Ｌ、
Ｂ。

（２）　　　ＳＴＶ　　＋　　ＷＡＲ−’）　　Ｉ）、
Ｂ−、、Ｂ、Ｂ。

（３）　　ＺＲＩ　＋　ΔＺｌ　　　　　４　ＺＲＩ（
４）　　ＤＩＦＩ　＋　Ｃ，Ｂ、　　　　　→Ｄ、Ｂ。

（５）　　ＥＲＩ　＋　ΔＥｌ　＋　Ｃｉ　４　ＥＲＩ
（６）　　ＺＲ２＋　　ＡＺ２　　　　４　ＺＲ２（７
）　　ＩＩＩＡＲ＋　ΔｗＡＲ−）　ＶＡＲ＊（８）　
ＥＲ２＋ΔＥ２　＋Ｃｉ　−４ＦＲ２（９）　　ＦＲ＋
　ＣＤＲ−４ＣＤＲ傘ここで、タイムスロット（１）の
り、Ｂ、は、演算結果をレジスタを介さず直接乗算部へ
入力することを意味する。タイムスロット（２）のり、
Ｂ、、　Ｂ、Ｂ、は同様に演算結果を直接データバンク
読み出し部及び加算部のＢ入力へ入力することを意味す
る。タイムスロット（４）におけるＣ、Ｂ、は、加算部
の演算結果をレジスタを介さずに直接入力することを意
味し、この場合はタイムスロット（２）におけるＳＴｗ
＋　ＩＩＡＲの演算結果が入力される。また、Ｄ、Ｂ。

はその演算結果を直接データバンク読み出し部へ入力す
ることを意味する。タイムスロット（５）及び（８）の
Ｃｉは、それぞれタイムスロット（３）及び（６）にお
ける演算のくり上り（キャリー）を加えるという意味で
ある。

夏算星 （１）　〜（３）　　１ＩＲ２＋　　ＦＲ２−）　ＷＩ
Ｅ２＃（４）〜（６）　　Ｃ，Ｂ、　Ｘ　ＣＮ　　→（
ＤＡＣ）（７）　〜（９）　　ＶＲＩ　Ｘ　ＨＲＩ　　
−＋　ＶＥ１＃ここで、タイムスロット（４）〜（６）
のＣ，Ｂ、とは加算部の出力をレジスタ等を介さず直接
乗算部へ入力することを意味する。この場合は、タイム
スロット（１）の１ＩＥ２　＋　ＷＥＩの演算結果に相
当する。また（ＤＡＣ）とあるのは、この演算結果をＤ
ＡＣ（ＤＡコンバータ；後述）に入力することを表す。

データバンク　み　し く４）　〜（５）　　　Ｃ，Ｂ、　　−＋　　ｖｔ　　
→　ＶＲＩ傘（７）　〜（８）　　Ｃ，Ｂ、　−＋　１
１−＋　ＶＲ２１ここで、タイムスロット（４）〜（５
）のＣＪ、は加算部の演算結果を直接データバンク読み
出し部へ入力してデータバンク１−６のアドレスとする
ことを意味し、この場合は加算部におけるタイムスロッ
ト（２）のＳＴＷ　＋　ｗＡＲの演算結果に相当する。

タイムスロット（７）〜（８）のＣ，Ｂ、も同様にタイ
ムスロット（４）のＤＩＦ１＋　（ＳＴＷ　＋　ＷＡＲ
）の演算結果に相当する。

（１３）　　ΔＴｌ／２　　＋　　ＴＲＩ／２　　　　
　　　　→　ＴＲＩ／２（１４）　　ＰＤＲ＋　　ＪＤ
　　　　　　　　　　　　−＋　　Ｌ、Ｂ。

（１５）　　ΔＥＡＲＬ／２　　＋　　ＥＡＲＩ／２　
　＋　　Ｃ１−４ＥＡＲＩ／２（１６）　　ＰＤＤ　＋
　ＰＥＤ　　　　　　　　　４　ＰＤＲここで、タイム
スロット（１４）のり、Ｂ、は、加算部の演算結果即ち
ＰＤＲ＋　ＪＤの値をレジスタを介さず直接乗算部へ入
力することを意味する。タイムスロット（１５）のＣｉ
はタイムスロット（１３）の演算を行った結果生じるく
り上り（キャリー）を意味する。

ここで、　Ｃ，Ｂ、は加算部における演算結果をレジス
タを介さず直接乗算部へ入力することを意味し、この場
合は加算部タイムスロット（１４）におけるＰＤＲ＋　
ＪＤの演算結果が入力される。

−一タバンク　み　し く１４）〜（１５）　　ＥＡＲ２／１→Ｅ２／１→　Δ
Ｔ２／１゜ΔＩｉ２／１．Δｚ２／１ ここで、２／１というのは、奇数回目、即ち０００時に
は２（例えばＲ２／１ならばＲ２）、偶数回目、即ちＥ
ＶＥＮ時には１（同Ｅｉ）となることを意味し、　ＥＶ
ＥＮ、　ＯＤＤで別のデータを読み出し、別のレジスタ
へ格納することを意味する。

第２図は第１図（イ）における楽音発生部１−５の詳細
な図である。まずこの図を用いて各ブロックの機能の概
略を説明すると、２−１はマスタクロックであり、ここ
ではｆ　＝８．０００９６ＭＨｚのものを用いている。

２−２はシーケンサ（以下ＳεＱと称す）であり。

マスタクロック２−１によるクロック信号を分局し、楽
音発生部１−５全体におけるシーケンス信号（以下ＳＱ
倍信号称す）及び各種制御信号を発生する。２−３はマ
イコンインターフェース部（以下ＵＣＩＦと称す）であ
り、第１表にて示される各種データをマイコン１−４が
楽音発生部１−５とは非同期で送出しているが、このデ
ータを取り込み、　ＳＥＱにより発生されるＳＱ倍信号
の同期をとる回路である。更にフラグＫｏｎによりイニ
シャルモード、ノーマルモードのモード切りかえを指示
するフラグＩＮＩを発生する。

２−４は比較レジスタ部（以下ＣＵＲと称す）であり、
前記演算シーケンスで示したレジスタＣＤＲ８チャンネ
ル分とマスタクロツタを順次分周して得た１０ビツトの
分局信号とを比較し、８チャンネル分のノートクロック
と計算要求フラグＣＬＲＱを発生する。

２−５はランダムアクセスメモリ部（以下メモリと称す
）で、楽音発生部１−５内で行われる種々の演算結果を
記憶する。２−６はフルアダ一部（以下ＦＡと称す）で
あり、各種データの加算を行う１６ビツトのフルアダー
を内蔵している。２−７は乗算部（以下ＭＰＬＹと称す
）であり、 （２の補数の１２ｂｉｔ）　Ｘ　（絶対値１０ｂｉｔ）
の演算を行う乗算器を有している。２−８はデジタルア
ナログコンバータ（以下ＤＡＣと称す）であり、ＭＰＬ
Ｙ２−７より出力されるデジタルの楽音データをアナロ
グの楽音データに変換する。２−９はアナログバッファ
メモリ部（以下ＡＢＭと称す）で、ＤＡＣ２−８よりマ
シンサイクル周期で発生される楽音データをＣＤＲ２−
４により発生されるノートクロックによる音程同期への
変換を行う。ＡＢＭ２−９の機能及び構成は特開昭５９
−２１４０９１号公報に示されているアナログバッファ
メモリと同様のものである。２−１０は入出力回路部（
以下Ｉ１０と称す）であり、データバンク１−６ヘアド
レス信号を送出し、そのアドレス信号に対応した波形デ
ータ、エンベロープデータの読み出しを行い、必要に応
じて読み出したデータのデータ変換を行う、　２−１１
はマトリックススイッチ部（以下ＭＳｖと称す）であり
、ＵＣＩＦ２−３、ＣＤＲ２−４、メモリ２−５に接続
された横方向のパスライン（ＨＡ。

ＨＢ、　ＩＣ，ＨＤ、　ＨＥ、　ＨＬの各バス）とＦＡ
２−６、ＭＰＬＹ２−７、Ｉｌｏ　２−１０へ接続され
ている縦方向のパスライン（Ａ、Ｂ、Ｃ，Ｄ、Ｌの各バ
ス）とを、ＳＱ倍信号応じて接続する回路である。これ
らの回路により第５表及び第６表に示す演算シーケンス
を実行するものである。

次に個々のブロックについて説明する。

第４図は第２図における５ＥＱ２−２の詳細図である。

４−１はカウンタであり、マスタクロックを分周し、第
１図（ハ）に示す種々のタイミング信号を発生する。　
ＴＳは第１図（ハ）におけるタイムスロットを表す信号
であり、ＣＨＣはチャンネルコードであり、第１図（ハ
）におけるチャンネルの番号を表わす信号である。　Ｅ
Ｖは演算シーケンスにおけるＯＤＤ、ＥＶＥＮを表す信
号であり、ＥＶ＝ＯはＯＤＤ、　ＥＶ＝　１はＥＶＥＮ
を意味する。４−２はＳＱＲＯＭ　（シーケ：／スＲＯ
Ｍ）である。ＳＱＲＯＭ４−２のアドレス入力にはタイ
ムスロットを表す信号ＴＳとフラグＩＮＩが入力されて
おり、これらの入力に基づいて各々のタイムスロットに
おける各種制御命令を発生している。４−３は論理ゲー
トであり、ＳＱＲＯＭ４−２による出力を各種フラグ及
び計算要求フラグＣＬＲＱ等で更に制御して、ＳＱ倍信
号演奏情報、効果スイッチ１−３等の指示に従って、各
機能ブロックが各タイムスロット毎にどのように動作す
べきかを指示する信号；図中ではＳＱと略記）を発生す
る。

第５図はＵＣＩＦ２−３の詳細図である。第５図におい
て、５−１はラッチであり、第１図におけるマイコン１
−４より与えられるＡ／Ｄ　Ｏ〜７をＡＬＥによりラッ
チする。　Ａ／Ｄ　Ｏ〜７とＡＬＥの関係は第１図（ロ
）に示すとおりであるので、ラッチ５−１には第１表に
示すところのアドレスがラッチされる。５−２はラッチ
であり、マイコン１−４より与えられるＡ／ＤＯ〜７を
豐によりラッチする。　Ａ／Ｄ　Ｏ〜７と糀の関係は第
１図（ロ）に示すとおりであるのでラッチ５−２には第
１表に示すところのデータがラッチされる。５−３はラ
ッチであり、盟によって制御されラッチ５−１の出力を
ラッチする。このようにアドレスを２段でラッチするの
は、　ＡＬＥが罰に無関係に周期的に１”になるからで
あり、このようし；アドレスを２段でラッチすることに
より■による新たなデータの書き込みを行うまでラッチ
５−３．ラッチ５−２にはそれぞれアドレス及びデータ
が格納されることになる。５−４は１ワード８ビツトの
ＲＡＭであり、Ａはアドレス入力、ＯＥは出力制御端子
であり、データ端子りはＨＥババス接続されている。こ
こで、０Ｅ＝１となるとＡ入力で与えられたアドレスの
データをＤ端子より出力する。またＷＥは書き込み制御
端子で、ＷＥ＝１の時にＤ端子に与えられているデータ
をＡ入力で与えられたアドレスに書き込む、　０Ｒ１Ｗ
ＥはＳＱ倍信号より制御されている。　ＲＡＭ５−４に
は第１表にて示した各種データ（ＮＯＤ、ＰＤＤ、　Ｒ
ＬＤ　−ＭＯＬ　−ＤＭＰ　−ＳＱＬ、　ＴＡＢ　−Ｐ
Ｈ，ＶＬＤ）及びコントロールデータＣ０ＮＴ　（デー
タバンクより書き込む、詳細は後述）、ピッチデータレ
ジスタのデータＰＤＲがそれぞれ８チャンネル分格納さ
れている。５−５はセレクタであり、マイコンｌ−４の
指定するアドレスと、ＳＱ倍信号指定するアドレスを、
別のＳＱ倍信号用いて選択出力し、ＲＡＭ５−４のＡ入
力に与えるものである。５−６は信号処理器であり、Ｈ
Ｅババス接続され、バス上のデータを取り込み各種フラ
グ信号を発生する。また、マイコン１−４より送出され
たリリースデータＲＬＤ　４ビツトに応じた１６とおり
のリリース用エンベロープデータを発生してＨＥパスに
送出する。５−７はゲートであり、ＳＱ倍信号応じてラ
ッチ５−２の出力、つまりマイコン１−４からのデータ
をＨＥババス上送出する。

次にＵＣＩＦ２−３の動作を説明する。

第１表に示すようなデータが第１図（ロ）に示すタイミ
ングでマイコン１−４より与えられたとし、仮にアドレ
スが０５１＠、データが８９１．即ちチャンネル５にＦ
＃１の押鍵を指示したとすると、先ずＡＬＥ信号により
ラッチ５−１にアドレスがラッチされ、次いで豐信号に
よりラッチ５−２にデータがラッチされると同時に、ラ
ッチ５−３にアドレスがラッチされる０次いで所定のタ
イミングでセレクタ５−５がラッチ５−３の出力をセレ
クトし、同時にゲート５−７が開き、ＲＡＭ５−４のＷ
Ｈに書き込み信号が与えられる。この書き込み信号によ
りＨＥババスはラッチ５−２にラッチされたデータ即ち
マイコン１−４が書き込もうとしたデータ即ち８９１６
が与えられ、ＲＡＭ５−４のＡ入力にはラッチ５−３の
出力である０５□６が与えられるので、ＲＡに５−４の
アドレス０５１６番地に８９１．というデータが書き込
まれる。このようにして第１表に示した各種データがＲ
ＡＭ５−４に書き込まれる。

第１表に示すとおり、ＲＡＭ５−４　ニはＶＯＬ　７ラ
グ、ＰＥフラグ等のフラグ類が書き込まれているが、こ
れらのフラグ類はＨＥババス介して信号処理器５−６へ
送出し、ここで一旦ラッチした後使用している。

第６図はＣＤＲ２−４の詳細図である。６−１はマスタ
クロックを入力とした１０ビツトの分局器である。

６−２は比較器付ＲＡＭ　（以下ＣＤＲＡＭと称す、）
であり。

１ワード１３ビツトで８ワードを有する。各ワードのう
ち上位１０ビツトには比較器が設けてあり、端子Ｔより
入力される分局器６−１による分局データとの比較が行
われ、１０ビツトすべてが一致すると端子Ｃより一致パ
ルスが出力される。　ＯＢ、　ｌ１ｌＥ、Ａ。

Ｄの機能は前述のＲＡＭ５−４と同じである。６−３は
デコーダであり、Ａ入力、ＥＮ入力とＤ出力の関係は第
８表に示すとおりである。６−４〜６−１１はＲＳラッ
チであり、Ｓ入力に正のパルスが加わるとＱ出力が′１
”に、Ｒ入力に正のパルスが加わるとＱ出力が０”にな
る、　ＲＳラッチ６−４はチャンネルＯ，ＲＳラッチ６
−５はチャンネル１．・・・・・・の一致パルスがＳに
与えられる。　６−１２はセレクタであり、Ｎ入力に与
えられた８信号からチャンネルコードＣＨＣ３ビツトに
よりそのうちの１信号を選択してＤより出力する。　６
−１３はラッチであり、ＳＱ倍信号従ってセレクタ６−
１２の出力をラッチする。　６−１４はＡＮＤゲートで
ある。

次に第６図に示すＣＤＲ２−４の動作について説明する
０分周器６−１がマスタクロックを分周して１０ビツト
の分局出力をＣＤＲＡＭ６−２のＴ入力へ与える。

ＣＤＲＡＭ６−２の各ワードには任意の値が入っている
が、これらの値の上位１０ビツトが分局器６−１の出力
値と一致するごとに一致パルスをＣ端子より出力する。

ＣＤＲＡＭ６−２のＡ入力にはＣＯＯ即ちチャンネルを
表す信号が入力しであるので、各ワー・ドはそ、れぞれ
のチャンネルに対応しているので、チャンネルごとに一
致パルスを発生する。この一致パルスはそれぞれをＲＳ
ラッチ６−４〜６−１１へ入力されているので、一致パ
ルスが発生したチャンネルに対応するＲＳラッチのＱ出
力が１”にセットされる。　ＲＳラッチ６−４〜６−１
１のＱ出力のうちの１つがチャンネルコードＣＨＣに応
じてセレクタ６−１２により順次選択されラッチ６−１
３にラッチされる６ラツチ６−１３の出力はＡＮＤゲー
ト６−１４に与えられているので、現在セレクタ６−１
２が選択しているＲＳラッチのＱ出力が１”ならば、Ａ
ＮＤゲート６−１４に加えられたＳＱ倍信号よってデコ
ーダ６−３のＤ出力の該当チャンネルがパ１”になり上
記のＲＳラッチのＱ出力は０”にリセットされる。

第７図はメモリ２−５の詳細図である。第７図におイテ
、７−１〜７−４はＲＡＭであり、ＯＢ、　ｗＥ、　Ａ
、　Ｄの各機能は前述のＲＡＭ５−４と同じである。こ
こで、ＲＡＭ７−１１ｍはＷＡＲ，ＥＡＲＬ、Δ２１．
　ΔＥｌ、　ＶＥＩ、　ＲＡＭ２゜ΔＺ２．ΔＥ２の各
レジスタが、ＲＡＭ７−２にはすＲ２，ＺＲＩ。

ＡＴＩ、　ＦＲ，ＡＷＡＲ，ＺＲ２，ＡＴ２ノ各レジＸ
タカ、ＲＡＭ？−３ニｉ＊ＥＲ１，ＴＲＩ、　ＤＩＦＩ
、　Ｄｌｌｌ、　ＥＲ２，ＴＲ２，ＳＴＶ。

ＴＡＢ’　、　ＨＡＤ（７）各レジスタが、ＲＡＭ７−
４４．−はＮＯＤ’、ＩＩＥ２　。

ＶＬＤ’の各レジスタがそれぞれを８チャンネル分格納
されテイル、なお、ＮＯＤ’　、　ＴＡＢ’　、　ＶＬ
Ｄ’は前述のＲＡＭ５−４ニおけるＮＯＤ、　ＴＡＢ、
　ＶＬＤ（７）データを書き込んだものである。７−５
は１ワード１０ビツト１３ワードのＲＯＭであり、第５
表、第６表で示した演算シーケンスにおけるノート係数
ＣＮが記憶されている。

ここでＱは出力、Ａはアドレス入力、ＯＥは出方制御端
子であり、０Ｅ＝１でＱにＲＯＭの内容が出力され、０
Ｅ＝０の時はＱ；ハイ・インピーダンスである。ノート
係数ＣＮの値は第７表に示すとおりである。なお、　Ｒ
ＯＭ？−５のｌＯビットの出力はＨＤババス下位１０ビ
ツトに接続されている。７−６は信号処理器であり、Ｒ
ＡＭ７−４ニ格納されたＮＯＤ’よｕＮＤ（／−トデー
タ）と０ＣＴ（オクターブデータ）を読み出しこれらの
データ及びＰＥフラグに基づいてピッチデチューンデー
タＰＥＤを発生する回路、並びにレジスタ１Ｅ２のデー
タを読み出してデコードするデコード回路が備えである
。

第８図はＦＡ２−６の詳細図である。第８図において、
８−１〜８−８はラッチであり、５ＥＱ２−２が発生す
るψ１．ψ３の信号で動作している。８−９は加算器で
あり、Ａ入力に与えられた値とＢ入力に与えられた値（
共に１６ビツト）とキャリー人力Ｃｉに与えられた値の
加算を行い、Ｃ及びＣｏより出力する。　Ｃｏは演算の
結果生じるキャリー出力である。　８−１０゜８−１１
はビット処理回路であり、ラッチ８−１．ラッチ８−２
による出力のビット操作を行う回路である。

８−１２は論理ゲートであり、ＳＱ倍信号応じてラッチ
８−６の出力を強制的に１”または′°０”にする、或
いはそのまま出力するといった動作を行う、　８−１３
はＲＡにであり、そのサイズは１ワード９ビツトで１２
ワードのもノテあ６．　Ａ、　Ｄ、　１１８．　ＯＢの
各機能は前述のＲＡＭ５−４と同じである。Ｄ出力９ビ
ットはＣバスの下位９ビツトに接続されている。

ＲＡＭ８−１３は位相合わせ（後述）用の位相レジスタ
で、１２音のノートの個々の波形データ読み出し用アド
レス（ＭＡＲ）の位相管理を行う。

第９図（イ）はＭＰＬＹ２−７の詳細図である。第９図
において９−１〜９−９はラッチである。ここでラッチ
９−３にはＬバスのビット７〜ビツト９が、ラッチ９−
５にはＬバスのビット９〜ビツト１２が接続されている
。９−１０はエンコーダである。入出力の関係は第９表
に示すとおりである。９−１１はシフタであり、工から
入力される１６ビツトの信号をＣに入力された制御信号
に従ってシフトし０より出力する。

シフトの内容は第１０表に示すとおりである。９−１２
はビット処理回路でありＳＱ倍信号応じてラッチ９−３
が出力する信号のビット処理を行う。９−１３はデコー
ダであり人力Ａと出力りとし関係は第１１表に示すとお
りである。９−１４はセレクタであり、Ｃに入力されて
いるＳＱ倍信号応じてＣ＝１ならばＡ、Ｃ＝０ならばＢ
に入力されている１６本の信号を選択してＹより出力す
る。なお、Ａ入力の下位１１ビツトはＧＮＤ（接地電位
）に接続されている（即ち′０”が与えられている）、
　９−１５はシフタで工から入力される１４ビツトの信
号をＣに入力された制御信号に従ってシフトし０より出
力する。シフトの内容は第１２表に示すとおりである。

　９−１６は乗算器であり、八人力がこの補数表示によ
る１２ビツト、Ｂ入力が絶対値の１０ビツトで出力が２
の補数表示による１４ビツトである。通常１２ビツト×
１０ビツトの演算を行うと２２ビツトの結果が得られる
が、熱論乗算器９−１６の出力１４ビツトは２２ビツト
のうちの上位１４ビツトである。故に、乗算器９−１６
における入出力の関係は１次式のとおりになる。

なお、ＭＰＬＹ２−７における乗算器９−１６は、回路
をより簡略化するために以下の手法を用いている。

通常乗算器を構成する際に、２の補数値１２ビツト×絶
対値１０ビツトの乗算器は１１６個の加算器セルにより
２２ビツトの正確な演算結果が得られる。

しかし、本システムにおいては本来得られる２２ビツト
のうちの上位１４ビツトのみを使用する。即ち下位８ビ
ツトの出力は使用しないので本実施例では加算器セル省
略による演算誤差が上位１４ビツトのＬＳＨに影響しな
い下位７ビツト演算用の加算器セルを全部省略している
。そこで、本乗算器９−１６では、下位ビット演算用の
加算器セル２８セルを省略し第９図（ロ）に示すような
構成になっている。

第９図（ロ）において、破線内は同様のセルを略記した
。また、各ブロックはすべて全加算器であり、入力がＡ
、Ｂ、Ｃｉ（キャリー人力）、出力が和Ｓ及びキャリー
Ｇｏである。

第１０図はＩｌｏ　２−１０の詳細図である。第１０図
において１０−１〜１０−８はラッチである。ここで、
ラッチ１０−３はセット付のラッチでラッチの入力はＤ
バスのビット７〜ビツト９に接続されている。１０−９
はシフタセレクタで、Ｃ入力によりＡ入力とＢ入力の切
換及び八人力の１ビツトシフトを行う。

１０−１０はビット処理回路であり、　ＳＱ倍信号応じ
て下位３ビツトを強制的に°゛１″或いは°゛０”にす
る回路である。１０−１１はデコーダであり、入力Ｉと
出力りの関係は第１３表に示すとおりである。デコーダ
１０−１１のＡ入力にはラッチ１０−７の出力のビット
１２〜ビツト１５が与えられている。１０−１２はセレ
クタであり、Ｃ入力に応じてＡ又はＢに与えられている
信号のいずれかを選択してＹより出力する。

１０−１３はシックであり、制御端子Ｃの入力に応じて
■からの入力をシフトしてＯより出力する。

１０−１４はノイズ回路であり、ノイズフラグＮＡに応
じて入力データにノイズを混入する。

第１１図（イ）はＭＳＶ２−１１の詳細図である０円で
囲った部分がスイッチであり、具体的・には第１１図（
ロ）に示すようにＮｃｈのＭＯＳＦＥＴで構成されてお
り。

ＳＱ倍信号１”になるとＭＯＳＦＥＴがオンして縦方向
のラインと横方向のラインが導通しデータが転送される
。このに５Ｖ２−１１においては高速化のためにデータ
の転送の直前にすべてのパスラインに各タイムスロット
毎にψ１信号によりプリチャージを行った後データの転
送を行なっている。これはスイッチがＮｃｈ　ＭＯＳＦ
ＥＴで構成されているので、転送されたデータの”１”
のレベルがＭＯＳＦＥＴのしきい値電圧分だけ降下する
のを防ぐためである。第１１図（ハ）〜第１１図（ワ）
はＭＳＶ　２−１１にて使用されているスイッチパター
ンの例であり、円で囲）た交点の箇所がスイッチを介し
て接続されている。この例では便宜１各バスが８ビツト
のものについて説明する。第１１図（ハ）は、スイッチ
によってｂｎとａｎ（ｎ＝０〜７）とを接続したもので
ある。第１１図（ニ）はｂＯ〜ｂ３の４本の値とＩＩ　
Ｏｌｊをスイッチによって縦方向のバスに書き込むよう
にしたものである。

第１１図（ホ）はｂＯ〜ｂ３をａＯ〜ａ３へ、ｃ４〜ｃ
７をａ４〜ａ７へ書き込むようにしたものであり、これ
により。

２組のバスに別々に表れているデータを混合して他のバ
スに転送することができるようにしたものである。第１
１図（へ）はビット位置を変換してバスからバスへ転送
するようにしたもので、このようにスイッチを配するこ
とにより横方向のバスのデータの上下各４ビットを位置
を変更して縦方向のバスに転送する。第１１図（ト）〜
第１１図（す）は定数をバスに設定するための回路例で
あり、第１１図（ト）はバスにオール″′０”を設定す
る回路、第１１図（チ）はバスに１０１０１０１０即ち
ＡＡｌ、を設定する回路である。これは、スイッチのな
い部分であるａ７．　ａ５゜ａ３．　ａｌはこのスイッ
チが開く直前にプリチャージによって６１″が書き込ま
れたものがそのまま堡持されることによる。第１１図（
す）はフラグＴＯによって定数の値を変えるようにした
もので、ＴＯ＝０ならば００□６がバスに書き込まれ、
ＴＯ＝１ならばＥＢｌ。

がバスに書き込まれる。第１１図（ハ）〜第１１図（す
）に示すスイッチをＭＳ＋１２−１１に用途に応じて配
して選択的に開閉することにより、任意のバスから他の
任意のバスへのデータ転送が必要なビット処理を含めて
可能となる０例えば、ＨＡＣバスらＡバスへ、ＨＢババ
スらＢバスへ、ＣバスからＨＣバスへ同時にデータを転
送したい時にはＳｗｌ、　５１１７．５１１３を同時に
オンすればよい、また、ＣバスのデータをＬパスとＤバ
スに転送したい時には５Ｗ２８．５ｖ２９゜ｓｗａｏを
オンすれば、Ｃバス→ＨＬバス→Ｌバス及びＤバスの経
路でデータが転送される。

なお、１ｌｓＷ２−１１において、データの転送は第１
１図（ヌ）に示すタイミングで行われている。即ち、ψ
１＝１の区間で縦方向、横方向のパスラインのプリチャ
ージを行い、ψ１の立ち下りよりψ３の立ち下りまでの
区間でデータの転送を行い、ψ３の立ち下りでラッチす
る。ここで、ψ３の立ち下りからψ１の立ち上りまでの
区間はラッチ動作を安定に行うための余裕である。

次にデータバンク１−６について説明する。データバン
ク１−６には４種類のデータが格納されている。それは
、（１）ヘッダアドレスデータ、（２）ヘッダデータ、
（３）波形データ、（４）エンベロープデータである。

ここで、ヘッダアドレスデータはヘッダデータがどのア
ドレスに格納しであるかを示す８ビツトのデータであり
、ヘッダデータは波形データ、エンベロープデータの格
納しであるアドレス及びそれらの属性を表わした８バイ
トのデータである０次に上記４種類のデータを更に詳し
く説明する。

（１）ヘッダアドレスデータ（ＨＡＤ）このデータは各
タブレット、各オクターブ、各３鍵ごとに割り当てられ
たノートデータをアドレスとしてヘッダデータのアドレ
スを示すデータである。ヘッダアドレスデータの格納場
所は第１４表に示すとおりであり、ビット９〜ビツト５
にタブレットデータＴＡＢ　、ビット４〜ビット２．に
オクターブデータＯＣＴ、ビット１〜ビツト０にノート
データＮＤの上位２ビツト、残りのビットにはすべてＩ
ｔ　ｌ　Ｆｊが入っている。ここでＴＡＢ、　ＯＣＴ、
　ＮＤで構成される１０ビツトをＩＩＴＤと呼び、その
各々は第１表に示したものであることは言うまでもない
、ヘッダアドレスデータによるヘッダデータのアドレス
は第１５表のように示され、ビット１０〜ビツト３にヘ
ッダアドレスデータが入り、上位ビットはすべて１”で
ある、また、下位３ビツトには０００〜１１１のデータ
を入れる。

（２）へラダデータ（ＨＤ） ヘッダデータは第１５表に示されるアドレスに格納され
ている１ワード８ビツトで８ワードのデータであり、８
ワードの各内容は第１６表に示すとおりである。第１６
表において、Ｃ０ＮＴはコントロールデータであり、こ
のヘッダデータにて示される波形データ、エンベロープ
データの属性を表す、Ｅ１′は２種類あるエンベロープ
データのうちの一方である。他方のエンベロープデータ
Ｅ２’のスタートアドレスはＳＴＥ＋ΔＳＴＥで与えら
れる。１１．す２は２種類ある波形データであり、ｖｌ
のスタートアドレスは５ＴＩＩＩ＋ΔｓＴｖで与えられ
る。

なおＣ０ＮＴは第１７表に示すとおりの構成になってお
り、その意味するところは次のとおりである。

Ｐｌｏ：このヘッダデータによる楽音がピアノ型エンベ
ロープを有するかオルガン型エンベロープを有するかを
示すフラグであり、Ｐｌｏ　＝　１ならばピアノ型であ
ることを意味する。

ＯＲＧ　：当該の楽音データが本来どの音域に属してい
たかを示す３ビツトの情報であり、ＯＲＧと音域の対応
は第１８表に示すとおりである。故に波形データが実際
に一周期分として有するサンプル数がいくつであるかを
示す情報でもある。

ｗ８：波形データが１２ビット精度であるか８ビット精
度であるかを示す。ｖ８＝１ならば８ビット精度である
。１１８＝１の時には波形データの下位に４ビツトのＯ
”が追加され、波形の振幅レベルは保たれるようになっ
ている。

ＰＣＭ　：　ＰＣＭ＝　１で波形データｖ１の立ち上り
部がＰＣＭであることを示す。

ＮＡ：ノイズ信号を楽音信号に重畳する場合に使用する
２ビツトの信号である。

（３）波形データ（ｖｌ、　１２） 前述のように、楽音発生部１−５においては波形データ
として１２ビツトのものと８ビツトのものと２種類を使
いわけている。ここで市販されているＲＯＭについて考
えるとそのほとんどが１ワード８ビット或いはそれ以下
のものであり、１ワード１２ビツトのものは希である。

そこで本発明においては次のように波形をＲＯＭに格納
している。即ち＝８ビットの場合には、ＳＴｖ及びΔＳ
Ｔｖによって定まるアドレスより順次１ワードずつ格納
しているが、１ワード１２ビツトの波形データの場合は
第１２図に示すとおり、上位８ビツトは５ＴＩＩ＋Δ５
Ｔ１１によって示されるアドレスから順次格納している
が、下位４ビツトはＳＴｖ＋ΔＳＴＶの値を１ビツト右
シフトしてＭＳＨに１を入れたアドレスより下位４ビツ
ト上位４ビットに２ワ一ド分ずつ順次格納しである０例
えば、仮にアドレス０４４４１．にある波形データの上
位８ビツトの下位４ビツトの場所は、アドレス１２２２
．、の上位４ビツトということになり、アドレス０４４
５１．についてはアドレス１２２２，６の下位４ビツト
ということになる。

（４）　　エンベロープデータ（Ｅｌ’、　Ｅ２’）エ
ンベロープデータは１６ビツトで１ワードを構成し、そ
のデータフォーマットは第１９表に示すとおりである。

ΔＴはエンベロープアドレスの更新間隔を決めるデータ
である。Ｓはエンベロープの傾き（増加または減少）を
示すフラグである。、Ｚはエンベロープの傾きの大小を
示すフラグであり、ＤＡＴＡはその大きさである。第１
９表に示すデータが第１６表に示すＳＴＥ、ΔＳＴＥに
よって定められたアドレスに従ってデータバンクに格納
されている。

以上のようにデータバンクが構成されているので、とな
り合った３鍵ごとに音色の変化を与えることができる一
方、逆に同一オクターブ内にては同じヘッダアドレスデ
ータを有するようにすれば波形データ、エンベロープデ
ータ、ヘッダデータを増すことなく同じ音色の楽音が得
られる。また。

各ヘッダデータにおいて任意の波形データ、エンベロー
プデータが指定できるので、少ない波形データ及びエン
ベロープデータであってもその組み合わせ方で様々な楽
音を発生することも可能である。

次に楽音発生部１−５における押鍵時のイニシャル処理
、ノートクロックの発生方法、エンベロープ発生方法波
形の発生方法について述べる。

（１）　　イニシャル処理 イニシャル処理においては、押鍵により楽音が発生され
る際の各種レジスタの初期設定が行われる。押鍵により
、演算シーケンスはイニシャルモードのロングシーケン
スより開始されるので、加算部において、タイムスロッ
ト１３でＰＤＲが初期設定される。この演算を更に詳し
く述べると、第５図ＲＡＭ５−４よりＰＤＤが読み出さ
れてＨＥババスデータが乗る。同時に第７図信号処理器
７−６よりＨＤババス対してＰＥＤが与えられ、第１１
図（イ）において５Ｗ２１　ト５Ｗ１７がオンシテＰＤ
ＤがＡバス、ＰＥＤがＢバスに乗る。このデータが第８
図に示すところのＦＡ２−６にて加算されてＣバスに演
算結果が乗る。この演算結果がＳす２３を介してＨＥバ
バス乗り、ＲＡＭ５−４にあるレジスタＰＤＨに格納さ
れる。なお、この演算において、ＰＤＤ、　ＰＥＤをＦ
Ａ２−６への転送は実際にＰＤＤ　＋　ＰＥＤの演算が
行われるタイムスロットの１タイムスロツト前に、また
演算結果のＰＤＲへの格納はＰＤＤ　＋　ＰＥＮＤ演算
が行われる１タイムスロツト後に行われる。以下加算演
算についてはすべて同様である。次いで、タイムスロッ
ト（１５）〜（１８）にてＴＲＩ、　ＴＲ２，ＺＲＩ、
　Ｚｎ２に１００”が書き込まれる。この動作は、ＴＲ
Ｉに０”を書き込む場合について述べると、タイムスロ
ット（１５）にて第１１図（イ）の阿５ｗ２−１１ニお
イテ５ｖ３３及び５１１３がオンする。　５Ｖ３３は第
１１図（ト）のような構成になっており、ＣバスにＩＩ
　Ｏ＃＃が与えられる。同時に５Ｖ１３がオンしている
ので、ＣバスのデータがＨＣバスに与えられ、第７図に
示すＲＡＭ７−３におけるレジスタＴＲＩに００″が書
き込まれる。

一方データバンク読み出し部においては、次のような動
作をする。以下第１０図を中心に説明する。

ＴＡＢ、　ＮＤ、　ＯＣＴで構成された％ｌＲＤによっ
てヘッダアドレスデータＨＡＤが読み出される。なお、
このイニシャル処理を行うイニシャルモードにおいては
。

ラッチ１０−３はＳＱ倍信号より１１１にセットされて
いる。このデータはＩｌｏ　２−１０における。シフタ
１０−１３によって第１５表に示されるフォーマットに
データが変換されＤバス５Ｖ１５．　ＨＣバスを介して
ＲＡＭ７−３のレジスタＨＡＤに格納される。この動作
と同時に。

データバンクより読み出されたヘッダアドレスデータＨ
ＡＤは、ラッチ１０−８、ラッチ１０−６で次々とラッ
チされ、シフタセレクタ１０−９にて第１５表に示すと
おりのフォーマットにデータが変換されてラッチ１０−
４にラッチされる。ラッチエロー４の出力に対し。

先ずビット処理回路１０−１０で下位３ビツトに対して
０００が与えられてコントロールデータＣ０ＮＴがデー
タバンク１−６より読み出されラッチ１０−８を介して
ラッチ１０−７の上位８ビツトにラッチ、される。コン
トロールデータＣ０ＮＴはセレクタ１０−１２、シフタ
１０−１３、ノイズ回路１０−１４、ラッチ１０−２を
介し、ＤバスよりＲＡＩｉ１５−４のレジスタＣ０ＮＴ
に格納される。一方、ラッチ１Ｏ−７の上位４ビツトは
デコーダ１０−１１に接続されているので第１４表に示
す真理値表に従って１６ビツトのデータが得られる。但
し、この時にデコーダ１０−１１のＣ入力はＩＩ　１　
＃ｊとなっている。

セレクタ１０−１２がこのデコーダ出力をセレクトし、
シフタ１Ｇ−１３が６ビツト右シフトして出力する。

ここで、このシフタ１０−１３の出力について考えると
、ラッチ１０−７よりデコーダ１０−１１へ入力されて
いるデータはＰｌｏ及びＯＲＧ　３ビツトである。今デ
コーダ１０−１１のＣ入力は１″であるので、デコーダ
１０−１１の出力はＯＲ０３ビツトのみによって定まる
。

故にデコーダ１０−１１の出力をシフタ１０−１３で６
ビツト右シフトした値は第１８表に示した値となる。こ
の値がノイズ回路１０−１４、ラッチ１ｏ−２を介して
Ｄバスに与えられ、　ＭＳＷ２−１１においてＳす１５
を介してＲＡＭ７−３のレジスタＤＩＦＩに格納される
。

次にラッチ１０−４の出力に対し、ビット処理回路１０
−１０が下位３ビツトに対し、００１、次、いで０１０
を与え、ヘッダデータのＳＴＥの上位、下位の各８ビツ
トを読み出す、このＳＴＨの値がセレクタ１０−１２、
シフタ１０−１３、ノイズ回路１０−１４．ラッチ１０
−２を介してＤバスに与えられ、　ＭＳ１２−１１にお
いてＳｖ５を介してＲＡＭ７−１のレジスタＥＡＲＩへ
格納される。

次にショートシーケンスに入る。ショートシーケンスは
２口実行される。タイムスロット（１）でＰＤＲとＪＤ
が加算されるが、ここでＪＤは定数でありＭＳＷ２−１
１において５Ｖ３２をオンすることにより得られる。　
５Ｖ３２は第１１図（チ）に示すような構成になってお
り、ＪＤ＝４５８１．となっている、この加算結果に対
してノート係数ＣＮを掛は合わせてＦＲを得る。

この一連の日算を詳しく述べると、　ＰＤＲ＋ＪＤがタ
イムスロット（１）で演算され、その結果が前述のとお
りタイムスロット（２）にてＣバスに与えられる。、：
、：　テＭＳ＋１２−１１において８１１２８．５１１
２９がオンし。

Ｃバス→ＨＬバス→Ｌバスの順でデータが転送され、第
９図（イ）におけるＭＰＬＹ２−７のラッチ９−１にラ
ッチされる。次のタイムスロット（３）において、第７
図のＲＯＭ７−５よりノートデータＮＤに応じたＣＮの
値が読み出され、　ＨＤババス与えられる。この値がＭ
ＳＷ２−１１における５ｗ１９を介してＬバスに与えら
れ、ＭＰＬＹ２−７のラッチ９−３にラッチされる。ラ
ッチ９−１の出力はシフタ９−１１を介してラッチ９−
２へ、ラッチ９−３の出力はビット処理回路を介してラ
ッチ９−４へ送られラッチされる。故にラッチ９−２に
はＰＤＲ＋　ＪＤの値が、ラッチ９−４には、ＣＮの値
がラッチされている０次いで乗算器９−１６が（ＰＤＲ
＋　ＪＤ）とＣＮの積を算出し、シフタ９−１５を介し
てラッチ９−８へ送出されラッチされる。なおこれらの
一連の動作において、シフタ９−１１、ビット処理回路
９−１２、シフタ９−１５はデータをスルーさせるよう
に動作する。

即ちエンコーダ９−１０のＣ入力にはｔｔ　１　ｎが与
えられている。ラッチ９−８の値がＬバスよりＭＳＶ２
−１１の８ｗ９を介してＲＡＭ７−２のレジスタＦＲに
格納される。故に、タイムスロット（２）において、Ｏ
ＲＧ＋ＯＣＴ＋　１が演算される。この演算において、
＋１の動作は第８図のＦＡ２−６における論理ゲート８
−１２によって行われる。即ち該当のタイムスロットで
論理ゲート８−１２が強制的に１”を出力すればラッチ
８−５が１”をラッチし、加算器のＣｉ大入力パ１”を
与えるものである。この演算の意味するところは次のと
おりである。即ち：ＯＲＧは波形データが本来どの音域
に属するかを示す値（これを仮にＮとする）をオクター
ブデータＯＣＴの逆論理をとった形で示すものである。

　ＯＣＴとＯＲＧと、波形サンプル数の関係を第１８表
と第２２表に示す。故にＯＲＧ＋１は−Ｎを表わすこと
になる。つまり、 ＯＲＧ　＋　ＯＣＴ　＋　　１　　＝　ＯＣＴ　−Ｎと
いうことであり、これは、現在発生しようとしている楽
音信号の音域と実際に使用しようとしている波形データ
の本来の音域との差、即ちオクターブシフトの量を示す
値である。つまり、原波形を何オクターブ高い音域の音
として読み出すかを示す、この値は一旦ＲＡＭ７−４の
レジスタＶＥ２に格納され、次いで、信号処理器７−６
でデコードされてＲＡＭ７−２のレジスタΔすＡＲに格
納される。　ＯＲＧ＋ＯＣＴ＋１の値に対するΔＩＩＡ
Ｒの値は第２０表に示すとおりである。

以下、タイムスロット（４）でＥＡＲ２，同（６）、　
（８）。

（９）、　（１０）テｗＲ１，ＥＲＩ、　１ＩＥ２．　
ＷＥＩ、　ｌｌＲ２の各レジスタの初期設定を行ってい
る。

一方データバンク読み出し部においては、前述のロング
シーケンスでＲＡＭ７−３に格納したヘッダアドレスデ
ータ）ＩＡＤを読み出し、Ｄバス→ラッチ１０−１→シ
フタセレクタ１０−９を介してラッチ１０−４にラッチ
し、ビット処理回路１０−１０で下位３ビツトに００１
を入力してデータバンクよりヘッダデータのΔＳＴＥを
読み出す、この値はラッチ１０−７→セレクタ１０−１
２→シフタ１０−１３→ノイズ回路１０−１４→ラッチ
１０−２を介してＤバスへ与えられ、ＭＳＷ２−１１に
おいて８１１２６．５Ｗ３０を介してＡバスへ入力され
てＦＡ２−６にてＥＡＲＩと加算される。次いでＲＡＭ
７−１のレジスタＥＡＲＬに格納しである５ＴＥ（エン
ベロープデータＥｌ’のスタートアドレス）が読み出さ
れ、Ｄバス→ラッチ１０−１→シフタセレクタ１０−９
を介してラッチ１０−４にラッチされる。ラッチ１０−
４の出力はビット処理回路１０−１０によってＬＳＢに
Ｉｔ　Ｏ２３次いでＩＩ　Ｉ　ＩＩが入力されて、第１
９表に示されているとおりの２バイトのエンベロープデ
ータを読み出す、この値１６ビツトがラッチ１０−７に
ラッチされる。ラッチ１０−７の出力に従って、初回の
ショートシーケンスでΔＴｌ。

ΔＥｌ、ΔＺ１．２回目のショートシーケンスでΔＴ２
゜ΔＥ２．ΔＺ２．の値を発生する。先ず、デコーダ１
ｏ−ｉｉにはラッチ１０−７の上位４ビツトが入力され
ているが、ラッチ１０−７の上位４ビツトには第１９表
に示すところの４丁の値が入っている。故にデコーダ１
０−１１は４丁を第１３表に従ってデコードし、セレク
タ１０−１２へ出力する。セレクタ１０−１２において
は、この時Ｃ＝１となってＳ入力を選択しシフタ１０−
１３へ出力する。このセレクタ１０−１２出力はシフタ
１０−１３、ノイズ回路１０−１４においては何らビッ
ト操作が行われることなくラッチ１０−２を介してＤバ
スに与えられ、ＭＳ＋１２（１において５ＶＩＯ，ＨＢ
ババス介してＲＡＭ７−２のレジスタΔＴ１に格納され
る。

ΔＥ１．ΔＺｌ、ΔＥ２．　ＡＺ２は、第１９表に示さ
れるところのＺ、Ｓ、ＤＡＴＡに応じてシフタ１０−１
３にてビット操作が行われて各レジスタへ格納される。

どのようなビット操作が行われるかについては第１３図
に示すとおりである。第１９表における２の値に応じて
、データフォーマットが異なる事を示している。

次に、データバンク１−６よりΔＳＴＨを読み出す時と
同様にＲＡＭ７−３よりレジスタＨＡＤの値を読み出し
てラッチ１０−４にラッチし、ビット処理回路１０−１
０にでヘッダアドレスデータＨＡＤの下位３ビツトに対
し初回のイニシャルモードでは１００９次いで１０１゜
２回目のイニシャルモードでは１１０１次いで１１１を
与えることによりデータバンク１−６よりｓｒｗ　。

ΔＳＴＶを読み出し、ＳＴＬｔ−ＲＡＭ？−３（７）　
Ｌ／ジスタＳＴＷ　。

６８１ｗをＲＡＭ？−１のレジスタリＡＲに格納する。

以上により、すべてのレジスタの初期設定が完了する。

（２）　　ノートクロックの発生方法 先ず楽音発生部１−５で用いているノートクロック発生
法の原理について第３図とともに説明する。

第３図において、３−１は分局器であり端子ＣＫに入力
されているマスタクロックを分周し、１０ビツトの分局
出力をＱより出力する。３−２は比較器で、八人力及び
Ｓ入力の比較を行い、Ａ＝８となった時にＱより１”を
出力する。３−３はフリップフロップであり、ＧＫ大入
力立上りでＳ入力に与えられた信号をとり込みＱより出
力する。３−４は加算器であり、Ａ入力とＳ入力の和を
Ｃより出力する。

３−５は加算器３−４のＳ入力に対して定数Ｍを入力す
る定数回路である。３−６はＲＳランチであり、Ｓ入力
に正のパルスが入るとＱ＝１となり、Ｒ入力に正のパル
スが入るとＱ＝Ｏとなる。３−７はディレィ回路であり
、入力信号を遅延させて出力する。

３−８はＡＮＤゲートである。

次に第３図の動作を説明する。まず、ＲＳラッチ３−６
のＣ出力が１０”であるとすると、ＡＮＤゲート３−８
の出力は常時″′０”であるのでフリップフロップ３−
３のＣ出力は一定である。一方分局器はマスタクロック
の分周より、０００１．から３ＦＦ１．をくり返す１０
ビツトのＱを出力する。仮にフリップフロップ３−３の
出力がＮであったとすると、当然０００、、≦Ｎ≦３Ｆ
Ｆｉ、であるので必ずいつか分周器３−１のＱ出力＝Ｎ
となる瞬間が存在し、この時は比較器３−２のＣ出力よ
り一致パルスが出力される。

すると、この一致パルスＲＳラッチ３−６のＳ入力に入
っているためにＲＳラッチ３−６のＣ出力は６１”とな
り書き込みパルスがＡＮＤゲート３−８より出力される
。フリップフロップ３−３のＳ入力には加算器３−４の
Ｃ出力が与えられているのでＮ＋Ｍの値が書き込まれる
。と同時に、書き込みパルスはディレィ回路３−７で遅
延された後ＲＳラッチ３−６のＣ出力を０”にする。こ
のため、再びフリッププロップ３−３のＣ出力は一定と
なるが、値はＮからＮ＋Ｍに変化している。故に次は分
周器３−１のＣ出力がＮ＋Ｍになった時に一致パルスを
発生することになる。これをくり返すことにより、比較
器３−２は分局器３−１の出力値がＮ、Ｎ＋Ｍ、Ｎ＋２
Ｍ・・・・・・どなった時にパルスを発生する。つまり
分局器３−１がマスタクロックをＭ回カウントするごと
に一致パルスを発生することになる。また、 Ｎ　＋　ｎＭ　＞　３ＦＦ、　、となる場合においては
、加算器３−４の出力はオーバフローの後Ｎ　＋ｎＭ−
３ＦＦ１．となるためにやはりマスタクロックをＭ回カ
ウントした時に一致パルスが発生されることは言うまで
もない、つまり、この比較器３−２の一致パルスをノー
トクロックとし、定数Ｍを変化させれば種々の周期のノ
ートクロックが得られることになり、その周波数は（マ
スタクロックの周波数）÷Ｍとなる。

また、ＳＲラッチ３−６のＱ出力が計算要求フラグＣＬ
ＲＱに相当する。

以上が本発明におけるノートクロック発生法の原理であ
る。

次に、第１図に示す楽音発生部ｌ−５におけるノートク
ロックの発生の演算シーケンスの詳細について説明する
。

鍵盤１−１にて鍵が押圧され、マイコン１−４が楽音発
生部１−５に対して楽音の発生を指示すると、前述のよ
うに演算シーケンスがイニシャルモードロングシーケン
スより開始する。先ずタイムスロット（１３）で、 ＰＤＤ　＋　ＰＥＤ　−）　ＰＤＲ・・・・・・（２−
１）次いで、ショートシーケンスに入りタイムスロット
（１）・・・（６）で ＰＤＲ＋　ＪＤ　４　Ｌ、Ｂ、　　　　　　　　　・・
・・・・（２−２）Ｃ，Ｂ、　ＸＣＮ　４　ＦＲ・・・
・・・（２−３）の演算が行われる０次いでノーマルモ
ードになり、ショートシーケンスのタイムスロット（９
）でＦＲ＋　ＣＤＲ→ＦＲ・・・・・・（２−４）ロン
グシーケンスのタイムスロット（１４）〜（１８）でＰ
ＤＲ＋　ＪＤ　−）　Ｌ、Ｂ、　　　　　　　　　・・
・・・・（２−５）Ｃ，Ｂ、　Ｘ　ＣＮ−４ＦＲ・・・
・・・（２−６）ＰＤＤ　＋　ＰＥＤ　４　ＰＤＲ・・
・・・・（２−７）の演算が行われる。ここで、ＰＤＤ
は第１表に示したＰＤＤ即ちピッチデチューンデータで
あり、ＰＨＤは前述のピッチエクステントデータである
。ＪＤは定数であり１１１５１゜（１６進数では４５Ｂ
）といさ値がセットしである。ノート係数ＣＮはアサイ
ンされた音名により定まる値であり、音名とＣＮの関係
は第７表に示しである。第５表、第６表の説明にて述べ
たとおり、演算（２−２）、　（２−３）及び演算（２
−５）、　（２−６）は下式のとおりに表せる。

（ＰＤＲ＋　ＪＤ）　Ｘ　ＣＮ　−＋　ＦＲ・・・・・
・（２−８）ここで、ＰＤＲはＰＤＤ　＋　ＰＥＤであ
るので演算（２−８）は、（ＰＤＤ　＋　ＰＥＤ　＋　
ＪＤ）　Ｘ　ＣＮ−４ＦＲ・・・・・・（２−９）とな
る、このＦＲの値を演算（２−４）で示すようにＣＤＨ
に累算する。前述のようにこの累算はノートクロックが
発生するごとに一回行われる。故にＣＤＨの初期値をＮ
とすると、ＣＤＨの値はＮ、Ｎ＋、ＦＲ。

Ｎ＋２ＸＦＲ，・・・・・・と変化する。このＣＤＨの
上位１０ビツトの値とマスタクロツタを順次分周して得
た１０ビツトの分局信号とを比較し、一致パルスを発生
するようにしているので、実際には、を行うことになり
、　ＣＤＨの上位１０ビツトが第３Ｒ 図のフリップフロップ３−３に相当し、■が第３図の定
数回路３−５の値Ｍに相当する。故に上記（２−１）〜
（２−７）の演算を行えば一定周期のノートクロックが
得られ、その周波数は （マスタクロック周波数）÷■となる。

（３）波形発生方法 第１図楽音発生部１−５に示すところの波形発生方法は
大別して次の５ステツプに分けられる。即ち： ■　アドレス発生 データバンク１−６より波形データを読み出す際のアド
レスを発生させる。

■　波形読み出し 上記のアドレスで指定された波形データをデータバンク
１−６より読み出し、コントロールデータＣ０ＮＴに応
じたビット処理を行う。

■　エンベロープ乗算 ■　２波混合 ■　ＣＮ乗算 以下各ステップを詳しく説明する。

■　アドレス発生 押鍵によるイニシャル設定にてヘッダーデータのＳＴｌ
ｉｌ（ｗ２（７）　Ｘ　９−ドアドレス）、ΔＳＴＷ　
（ｖｌ（７１’７−ド数）、ＤＩＦＩ（１波形に含まれ
るサンプル数）がレジスタＳＴｗ、　ＷＡＲ，ＤＩＦＩ
に格納され、また演算によってレジスタΔＷＡＲが定ま
る。これらのデータに基づきノーマルモードにてアドレ
ス発生を行うわけであるが、以下の処理において波形デ
ータにＰＣＭ部がある場合（ＰＣＭ部１）とない場合（
ＰＣＭ＝Ｏ）でアドレス発生が異なるのでＰＣＭ部があ
る場合とＰＣＭがない場合に分けて説明する。

匹Ｉ旧む１囮１倉 第６表に示すとおり、タイムスロット（２）にて、ＳＴ
ＷとＭＡＲの和を求め、この和でもってデータバンク１
−６から波形１の読み出しを行い、タイムスロット（４
）にて上記の和に更にＤＩＦＩを加えたもの即ちＳＴＶ
　＋　ＷＡＲ＋　ＤＩＦＩ（７）値でデータバンク１−
６から波形２の読み出しを行っている。ここで、ＳＴＷ
は波形２の先頭アドレスであり、レジスタＷＡＲには初
期値としてΔＳＴＷ即ち波形１に含まれるワード数の負
数が入っており、タイムスロット（７）にてΔＷＡＲを
累算していく。故に５ＴＩｉｌ　＋　ｌ１ｌＡＲの値は
、波形１の先頭アドレスより順次ΔＷＡＲの値ごとに増
加する値となる。また、ＳＴ＋ＩＩＡＲ＋ＤＩＦ１の値
はこの値に［）ＩＦＬを加えたものであるので、波形２
の先頭アドレスよりΔＷＡＲおきに増加する値となる。

ここで、ΔｖＡＲは、波形の読みとばしを表わす値であ
るので、以上のようにして波形１及び波形２に対するア
ドレスを発生することができる。

また、本発音発生部１−５においては、　ＰＣＭ部が無
しで、且つソロフラグ５ＱＬ＝Ｏで且つオクターブシフ
トが行われない場合に位相合わせを行う０位相合わせの
方法は、演算シーケンスがイニシャルモードからノーマ
ルモードに転じた時の初回のタイムスロット（７）に演
算結果としてＲＡＭ８−１３における同音名をアドレス
とするデータ９ビツトをレジスタＷＡＲに格納する。Ｒ
ＡＭ８−１３の出力は９ビツトであるが、Ｃバスはプリ
チャージされているので全１６ビツトの前述の９ビツト
より上位７ビツトには”１″が入る。２回目以降のタイ
ムスロット（７）の演算結果は、第６表に示すとおりレ
ジスタＭＡＲに格納されるとともにＲＡＭ８−１３にお
ける同音名をアドレスとするレジスタ（位相レジスタ）
に更新される。このようにすることにより、他のチャン
ネルで同音名の楽音を既に発生している場合であっても
、そのチャンネルにおけるレジスタＷＡＲの値がＲＡＭ
８−１３を介してこれから楽音を発生しようとしている
チャンネルのレジスタＷＡＲに与えられるためにこれら
２チャンネル間での位相を合わせることが可能となる。

ここで、タイムスロット（７）の演算１ｉ１ＡＲ＋ΔＷ
ＡＲについて述べる。

ＷＡＲ＋Δ１ｉｌＡＲ≧Ｏとなると音域とは無関係に演
算結果としてＣバスには−５１２，＋１（ＦＦＯＯｌ、
）が与えられる。オクターブシフトが無い場合はΔＩＡ
Ｒ＝１であるので、レジスタｌ１ｌＡＲの値は５１２を
周期としてくり返すことになる。

以上により同じノートを発生する複数チャンネルの各々
のレジスタｗＡＲは常に同一となるので、異なる複数チ
ャンネルの発生する同じノートの波形の位相が完全に一
致することとなり、位相合わせが実現される。

秋にタイムスロット（２）における演算ＳＴＷ＋υＡＲ
を更に詳しく説明する。

ＲＡＭ？−３のレジスタ５ＴＩｉｌよりデータが読み出
され、ＭＳＶ２−１１ニ示すとコロ（７）ＨＣバス、５
ｗ１１、Ａバスを介しクロックψ３によりＦＡ２−６の
ラッチ８−１にラッチされる。同時にＲＡＭ？−１のレ
ジスタＷＡＲの値がＨＡババスＳＷ２、Ｂパスを介しク
ロックψ３によりＦＡ２−６のラッチ８−２にラッチさ
れる。ラッチ８−１の出力は、ビット処理回路８−１０
では何らのビット処理を受けずにクロックψ１によって
ラッチ８−３にラッチされる。一方、ラッチ８−２の出
力は、ビット処理回路８−１１においてＯＲＧを入力と
して第２１表に示すとおりのビット処理が行われた後ク
ロックψ１でラッチ８−４にラッチされる。加算器８−
９がラッチ８−３、ラッチ８−４の出力を加算し、ラッ
チ８−７、ラッチ８−８を介してＣパスへ与えられる。

ビット処理回路８−１１において上記のようなビット処
理を行うことにより、レジスタＷＡＲが５１２を周期と
して変化しているにもかかわらず、各オクターブに応じ
た周期で変化していくことになる。例えば、０ＲＧ＝　
５　、０ＣＴ＝　２の場合はオクターブシフトはなくイ
ニシャル処理の項で述べたとおりΔＶＡＲ＝１である。

また第２１表より、レジスタＷＡＲのビット７．８が常
に１になるので、タイムスロット（２）の演算結果は仮
にｓ丁ｗ’　＝　ｏとすると−１０，−９，・・・−１
，−１２８，−１２７，・・・−１，−１２８・・・ となって１２８の周期でくり返すことになる。また、０
ＲＧ＝４．０ＣＴ＝５の場合は２オクターブシフトとな
りΔ１ＩＡＲ＝４となる。また第２１表によりレジスタ
ＷＡＲのビット６．７，８が常に１になるので同様に −４０，・・・−８，−４，−６４，−６０，−５６・
・・−４，−６４，・・・ となって１６の周期でくり返すことになる。

０ＣＴ＝２の時くり返し周期が１２８であり、０ＣＴ＝
５の時くり返し周期が１６であることは、第２２表によ
り所望の波形ポイントが得られていることを示している
。

また０ＲＧ＝　４　、０ＣＴ＝　５の際、レジスタ１ｉ
ｌＡＲが４ずつ歩進していることは、第１８表に示され
る通り波形サンプル数６４のデータを４サンプルに１点
ずつ得ることにより本来の波形データのオクターブを２
オクターブ上げることができることを示している。

匹見附１１−１１企 ＰＣＭ部がある場合のアドレス゛発生はＰＣＭ部がない
場合と比較してタイムスロット（２）における演算が異
なり、他は同様である。

タイムスロット（２）においてはＳＴＲ＋　ｗＡＲの演
算が行われる。即ち： ＲＡＭ７−３のレジスタＳＴＶよりデータが読み出され
。

ＨＣバス、５ＷＩＩ、Ａバスを介してクロックψ３によ
りＦＡ２−６のラッチ８−１にラッチされる。同時に、
ＲＡＭ？−１ノ１７ジスタＷＡＲの値がＨＡババスＳＶ
２、Ｂバスを介してＦＡ２−６のラッチ８−２にラッチ
される。ここで、ラッチ８−１の出力はビット処理回路
８−１０、ラッチ８−２の出力はビット処理回路８−１
１に入力されるが双方の出力ともビット処理を行われる
ことなくラッチ８−３、ラッチ８−４へ送られ、加算器
８−９にて加算される。

ここで、レジスタｗＡＲの値についで考えると、ＰＣＭ
部がない場合にはレジスタＷＡＲには初期値として波形
−周期に含まれるサンプル数の負数が書き込まれるが、
ＰＣＭ部がある場合には、レジスタＭＡＲの初期値とし
てＰＣＭ部として用いる波形のすべてのサンプル数の負
数が書き込まれる。故に、タイムスロット（２）の演算
結果はデータバンク１−６における波形１のＰＣＭ部先
頭アドレスから順次ＡＷＡＲずつ増加した値となる。Ｐ
ＣＭ部終了の検出はタイムスロット（７）における演算
において ＷＡＲ＋ΔＷＡＲ≧０となることを検出して行い、ＰＣ
に部終了後のアドレス発生はＰＣＭ部がない場合と全く
同じであり、ビット処理回路８−１１によるビット処理
が行われる。

なお、楽音発生部１−５におけるアドレス演算は１６ビ
ツトであるが、１６ビツトのアドレス信号では充分でな
い場合が当然考えられる。そこで１本楽音発生部１−５
においては、タブレットデータＴＡＢの上位３ビツトを
用いてアドレス空間が拡張できるようになっている。　
Ｉｌｏ　２−１０におけるラッチ１０−３がアドレス空
間拡張用のラッチであり、ラッチ１０−３にタブレット
データＴＡＢの上位３ビツトがラッチされる。即ち： 押鍵によりイニシャルモードになると、ＲＡＭ５−４に
格納されたタブレットデータがＭＳＶ２−１１を介して
ＲＡＭ７−３のレジスタＴＡＢ’に格納される。次いで
ノーマルモードに入ると、ＲＡＭ７−３のレジスタＴＡ
Ｂ’の値が読み出され、ＭＳＶ　２−１１を介してＩｌ
ｏ　２−１０におけるラッチ１０−３にラッチされる。

このようにして内部演算は１６ビツトでありながら１９
ビツトのアドレス空間をアクセスすることができる。

■　波形読み出し 波形読み出しはタイムスロット（２）、　（４）にて行
われたアドレスに基づいて行われる。タイムスロット（
２）による演算結果はＣバス、５Ｖ２８、ＨＬババス５
Ｗ３０．　Ｄバスを介しテＩ１０２−１０のラッチ１０
−１にラッチされる。まず、ラッチ１０−１の出力がシ
フタセレクタ１０−９．ラツチ１０−４、ビット処理回
路１０−１０を介してラッチ１０−５にラッチされてラ
ッチ１０−３によるデータとともにデータバンク１−６
を読み出し、データバンク１−６の出力がラッチ１０−
８にラッチされる。次いで、ラッチ１０−１の出力がシ
フタセレクタ１０−９にて１ビツト右シフトされ、　Ｍ
ＳＢに１１”が加えられてラッチ１０−４でラッチされ
る。ラッチ１０−４の出力がビット処理回路１０−１０
を介してラッチ１０−５にラッチされ、ラッチ１０−３
によるデータとともにデータバンク１−６を読み出し、
データバンク１−６の出力がラッチ１０−７にラッチさ
れる。この時ラッチ１０−７の上位８ビツトにはラッチ
１０−８の出力が与えられているので、前回のデータバ
ンク１−６の値とともにラッチされる。ここで、ラッチ
１０−７の下位８ビツトにラッチされたデータは、デー
タバンクの項で述べたとおり１２ビツト波形の下位４ビ
ツト２ワード分に相当する６ラツチ１ｏ−７の出力はセ
レクタ１０−１２を介してシフタｔｏ−ｔ：ａに与えら
れ、上位８ビツトは４ビツト右にシフトされ。

ラッチ１０−１の出力のＬＳＢ＝Ｏならば下位８ビツト
も４ビツト右シフトされ、ＬＳＢ＝１ならば下位４ビツ
トがシフトされずにシフタ１０−１３より出力される。

ここで、コントロールデータＣ０ＮＴにおいてｖ８＝１
即ち８ビツト波形の指定がある場合には。

シフタ１０−１３は下位４ビツトをＯ＃にして出力する
。シフタ１０−１３の出力はノイズ回路１０−１４、ラ
ッチ１０−２を介してＤパスに与えられ、　ＭＳＶ２−
１１を介してＲＡＭ７−３のレジスタｗＲＩに格納され
る。この値が波形１の波形データである。

タイムスロット（４）によって得られたアドレスについ
ても同様の処理が行われる。ただし、コントロールデー
タＣ０ＮＴにおいてＮＡ　＝　００でない場合にはノイ
ズ回路１０−１４においてノイズ信号が加えられる。　
ＡＮ＝０１の時にはビット９が、ＮＡ＝１０の時にはビ
ット１０が、ＮＡ＝１１の時にはビット９及びｌＯがノ
イズ信号におきかえられる。このようにして、加算器を
用いずにノイズ信号を重畳している。これが波形２の波
形データとしてＲＡＭ７−２のレジスタ１１Ｒ２に格納
される。

■　エンベロープ乗算 上記のようにして波形１．波形２の２種類の波形データ
が得られたが、この波形データに対してエンベロープの
乗算を行う、波形１に対するエンベロープはＲＡＭ７−
３のレジスタＥＲＩに、波形２に対するエンベロープは
ＲＡＭ７−３のレジスタＥＲ２に入っている。ここで、
エンベロープについて述べると。

エンベロープは指数部４ビツト仮数部９ビットの１３ビ
ット浮動小数点表示になっている。エンベロープ乗算は
各チャンネル２回行われるがそれぞれの動作は同様であ
るので、タイムスロット（７）〜（９）におけるＷＲＩ
ＸＥＲＩの演算について説明する。

ＲＡＭ７−３のレジスタＥＲＩ（７）データがＭＳ＋１
２−１１を介してＭＰＬＹ２−７のラッチ９−３及びラ
ッチ９−５にラッチされる。ここで、ラッチ９−３には
レジスタＥＲＩの下位ｌＯビットが、ラッチ９−５には
レジスタＥＲＩのビット９−１２がラッチされる。次い
でＲＡＭ７−３のレジスタｖＲＩ（７）データがＭＳＶ
２−１１を介しテＭＰＬＹ２−７（７１ラッチ９−１に
ラッチされる。ラッチ９−３の出力はビット処理回路９
−１２においてそのＭＳＢが１″にされてラッチ９−４
にラッチされる。即ち、ラッチ９−４にはエンベロープ
の仮定部がラッチされる。ラッチ９−１の出力はシフタ
９−１１を介してラッチ９−２にラッチされる。この際
エンコーダ９−１０のＣ入力にはＳＱ倍信号よって１が
与えられており、シフタ９−１１のＣ入力には００００
１が与えられる。故にシフタ９−１１はラッチ９−１の
下位１２ビット即ちデータバンク１−６より読み出した
波形１の波形データ１２ビツトをラッチ９−２へ送出す
る。乗算器９−１６がラッチ９−２及びラッチ９−４の
データの乗算を行い、積１４ビットがラッチ９−７にラ
ッチされ、シフタ９−１５へ送出される。

一方、ラッチ９−５にはエンベロープの指数部がラッチ
されており、ラッチ９−６を介してデゴーダ９−１３に
てデコードされ、セレクタ９−１４を介してシフタ９−
１５に制御信号として与えられる。故に、ラッチ９−７
の出力はエンベロープの指数部によってシフトされ、ラ
ッチ９−８にてラッチされる。このようにして、固定小
数点の波形データと浮動小数点のエンベロープの乗算が
行われる。ラッチ９−８の出力はＬバスよりＭＳ１２−
１１を介してＲＡＭ７−１のレジスタｖＥ１に格納され
る。波形２の波形データとエンベロープの乗算も同様に
して行われＲＡＭ７−４のレジスタリＥ２に格納される
。

■　２波混合 上記のようにして、レジスタＶＥＩ、　ＶＢ２に波形が
格納された。このステップでは１１１！１と％ｌＥ＋２
の和を求める。タイムスロット（１）における演算がこ
れに相当する。

■　ＣＮ乗算 タイムスロット（１）で２波混合を行うが１本楽音発生
部１−５においては、　ＡＢＭ２−９及びフィルタ１−
７の特性によっては音名に応じて発生される音圧レベル
が異なる場合がある。このための補正を行うのがＣＮ乗
算である。ここでは補正の為の係数としてノート係数Ｃ
Ｎをそのまま用いている。タイムスロット（１）におけ
るＶＢ２　＋　ＩＩＥＩの演算結果が、Ｃバスより３１
２ｇ、ＨＬババス５ｌｌ１２９、Ｌバスを介してに円、
Ｙ２−７のラッチ９−１にラッチされる。一方メモリ２
−５のＲＯＭ？−５よりノートデータＮＤに応じてノー
ト係数ＣＮが読み出され、　ＨＤババス５Ｖ２４．　Ｌ
バスを介してＭＰＬＹ２−７のラッチ９−３にラッチさ
れる。

ここで、Ｖ！ｌ（１＋　ＩＩＥ２は１６ビツトのデータ
であるが乗算器９−１６のＡ入力は１２ビツトであるの
でＭＰＬＹ２−７では次のような処理を行っている。即
ち、ラッチ９−１の上位５ビツトがエンコーダ９−１０
に入力され、エンコーダ９−１０が第９表に示すとおり
のデータをＡ、８両端子より出力する。つまり、ラッチ
９−１におけるデータが実質何ビットであるかを求め、
この結果に応じてシフタ９−１１によってラッチ９−１
より１２ビツトをとり出す。例えば、ラッチ９−１の値
が３Ａ２６１．の場合は、このデータは実質１５ビツト
のデータであるのでシフタ９−１１はラッチ９−１のビ
ット１４以下の１２ビツトをとり出し、シフタ９−１１
の出力は７４４□６となる。このようにして１１Ｅ２＋
ｗＥ１の実質の部分とノート係数との乗算を行い、シフ
タ９−１５によって元のビット数にもどし、ラッチ９−
９でラッチする。

以上のようにして少ないビット数の乗算器を用いて大き
なビット数のデータの乗算を行っている。

このようにして得られた値をＤＡＣ２−８へ出力し、Ａ
ＢＭ２−９で所定の周期に補正されて楽音信号として出
力される。

ところで、本楽音発生部１−５においては、先に述べた
ようにマイコンの指示により第１表のフラグＶＯＬによ
り、ＣＮ乗算をＶＬＤ乗算に切換えることができる。即
ち、ロングシーケンスにおいて、ＲＡＭ５−６のレジス
タＶＬＤ　８ビツトが、ＭＳす２−１１を介してＲＡＭ
７−４のレジスタＬＶＤ’に送られる。送出の際にＭＳ
Ｖ２−１１においてビットシフトがなされ、８ビツトの
データを２ビツト左シフトし更に下位２ビツトにｔｔ　
Ｏｎを追加し、１０ビツトのデータに変換される。この
ことによりＶＬＤのビット数はＣＮのビット数と同一と
なる。　１１１Ｅ２＋％ｌＥ１の値ニＲＯＭ７−５（７
）値を掛けるか、レジスタＶＬＤ’の値を掛は合わせる
かは第１表におけるフラグＶＯＬで決まり、ＶＯＬ＝Ｏ
ならばＲＯＭ７−５がＨＤバスニデータを送出し、ＶＯ
Ｌ＝１ならばＲＡＭ７−４が８０バスにデータを送出す
る。

上記のように構成することにより、マイコン１−４によ
って楽音発生部１−５の出力する楽音信号のレベルを変
えることが可能となり、第１表のＶＬＤの値を順次変え
ることにより振幅変調をかけることが可能となる。

鍵盤を押下する速さと圧力の少なくとも一方に基づきＶ
ＬＤを作成すると、タッチレスポンス機能が実現する。

タッチレスポンス機能とは鍵盤の操作の速さ・強さ等に
よって音量・音色等が変化することである。例えばピア
ノは、強く打鍵すると音量が大きいだけでなく音色も華
やかなものになり、弱く打鍵すると音量が小さいだけで
なく音色もこもったものとなる。打鍵の強さに応じて音
量も音色も自在に変化するが、ピアノの場合は打鍵の後
、鍵盤を押す強さを変化させても、減衰しつつある音質
には変化を加えることができない。このようにピアノは
打鍵の強さのみがタッチレスポンス機能となっていて、
このような機能を特にイニシャルタッチコントロールと
呼ぶ。一般に打楽器がこれに属する。

一方、トランペットは息の強さにより持続している音質
をも変化することができるので、この音を模倣して電子
楽器の鍵盤操作で演奏する場合も。

押鍵によりトランペット音を発生中に押鍵の強さを増減
することで音量・音色に変化を与えることが必要となる
。このような機能を特にアフタータッチコントロールと
呼ぶ、一般に、・弦楽器と管楽器がこれに属する。

本発明の実施例では先に述べたように、ＶＯＬフラグに
よりＶＬＤ乗算を行うことにより、各チャンネル独立に
音量を制御することができる。

応用例として、打鍵の強さを計測して、強さに応じてＶ
ＬＤの値を作成してマイコンから転送することにより、
打鍵毎に転送された異なるＶＬＤに応じて各音の音量が
変化することになる。

マイコンがＶＬＤを転送する際、ＶＬＤの値に応じてタ
ブレットデータを切換えて転送すると、本実施例の楽音
発生部はＶＬＤの値に応じて音量と共に音色をも変化さ
せられることは、先に掲げた機能説明で明らかである。

この音色の切換について、ＶＬＤが８ビツトの例で説明
する。

第２３表に、　ＶＬＤの値の範囲と、それに対応する強
弱名とタブレット名の一例を示す。

ＶＬＤが１ビット小さくなる毎に、音量は１７２つまり
６ｄＢ小さくなり、これを音楽用語の強弱名の各々に割
当てである。またｆｆの強さには華やかな音色が必要な
ので高調波の豊富な波形データをタブレット０に割当て
、ｍｐより小さい音量ではこもった音色が必要なので正
弦波に近い波形データをタブレット３に割当てるように
、複数種類の波形データをデータバンクに準備しておく
。

このようにすると、打鍵の強さによってＶＬＤの数値範
囲で音色が４通り切換えられると同時に８ビツトのＶＬ
Ｄに応じて２５６通りの音量が指定できる。

以上はイニシャルタッチコントロールであったが、同様
に打鍵後の押鍵圧の大小に応じて、刻々と変化するＶＬ
Ｄと、ＶＬＤの値に応じて刻々と変化するタブレットデ
ータとをマイコンが送出すると。

本実施例の楽音発生部は打鍵後の押鍵圧の変化に応じて
刻々と、音色と音量とを変化させることができる。

以上がアフタータッチコントロールである。

（４）　　エンベロープ発生方法 楽音発生部１−５におけるエンベロープの発生方法は次
の３ステツプに分けられる。即ち。

■　アドレス発生 ■　エンベロープデータの読み出し ■　エンベロープ計算 以下各ステップを詳しく説明する。

■　アドレス発生 押鍵によるイニシャル設定にて、ヘッダデータのＳＴＥ
　（エンベロープデータＥｌ’のスタートアドレス）、
ΔＳＴＥ　（エンベロープデータＥ１″のワード数）に
基づいてレジスタＥＡＲＬ、　ＥＡＲＬ、　ＴＲＩ、　
ＴＲ２゜ΔＴｌ、ΔＴ２が初期設定されている。これら
のデータをもとにアドレスの演算が行われる。アドレス
の演算は演□算頻度が少なくてもよいので演算シーケン
スのロングシーケンスにて行っている。更に、ロングシ
ーケンスの奇数回目でエンベロープデータＥ１′のアド
レス演算を、偶数回目でエンベロープデータＥ２’のア
ドレス演算を行っている。

奇数回目のロングシーケンスにおいて、タイムスロット
（１３）で ΔＴｌ　＋　ＴＲＩ→ＴＲＩ　　　　　　　　・・・・
・・（４−１）タイムスロット（１５）で ΔＥＡＲＩ　＋　ＥＡＲＩ　＋Ｃｉ　−４ＥＡＲＬ　　
　・・・・・・（４−２）の演算が行われＥＡＲＩの値
を用いてデータバンク１−６の読み出しを行う６タイム
スロツト（１５）のＣｉはタイムスロット（１３）にて
行われるΔＴ１の累算によって生じたオーバーフローに
当る。ここで演算（４−１）を詳しく説明する。

先ず、　ＲＡＭ７−２のレジスタΔＴ１の値がＨＢババ
スＭＳＷ２−１１を介り、テＦＡ２−６７７）ラッチ８
−１ニラツチされる。同時に、　ＲＡＭ７−３のレジス
タＴＲＩの値がＨＣバス、ＭＳＷ２−１１を介しテＦＡ
２−６ノラツチ８−２ニラッチされる。ラッチ８−１の
出力はビット処理回路８−１０によってビット３が強制
的に０″にされ（ビット３を１１０”にする理由は後で
述べる。）、ラッチ８−３でラッチされる。ラッチ８−
２の出力はビット処理回路８−１１を介してラッチ８−
４でラッチされる。ここでビット処理回路８−１１にお
いてはビットの変換等の処理は施されない。ラッチ８−
３及びラッチ８−４の出力を加算器８−９にて加算し、
ラッチ８−７、ラッチ８−８を介してＣバスに与え、Ｍ
Ｓｗ２−１１　ヲ介Ｌ　テＲＡＭ７−３のレジスタＴＲ
Ｉに加算結果を格納する。ここで加算結果にオーバーフ
ローが生じた場合は、加算器８−９のＣｏより°゛１″
が出力される。この出力をラッチ８−６にてラッチし、
タイムスロット１５の演算の際に使用する。但し、これ
は波形データにＰＣＭ部がない場合についてであり、波
形データにＰＣＭ部がある場合（フラグＰＣＭ＝１）に
はＰＣＭ部を読み終えるまでレジスタＴＲＩに対し演算
結果として強制的にｔｔ　Ｏｔｔが入力される。故にΔ
Ｔ１の累算によるオーバーフローが生じることがない為
ＰＣＭを読み終えるまではＥＡＲＩの値が更新されるこ
とはない。

ΔＴ１はイニシャル処理の項で述べたとおり第１３表に
おけるＣ＝０時のＤ出力の値であり、レジスタＴＲＩは
１６ビツトのレジスタであるので１例えばΔＴ１＝４０
００．．であれば演算（４−１）は４回行われるとレジ
スタＴＲＩはオーバーフローし、演算（４−２）のＣ１
＝１となりアドレスの更新が行われる。ここで、演算（
４−１）、　（４−２）はロングシーケンスの２回に１
回行われる。第１図（ハ）で示すとおり、同じチャンネ
ルのロングシーケンスは３８８タイムスロツトの周期、
即ち１タイムスロツトは２５０ｎｓであるので９７μｓ
の周期に現われる。故に演算（４−１）、　（４−２）
は１９４μｓ毎に行われ、Δｒｔ＝４ｏｏｏ、、である
場合には７７６μＳでアドレスの更新が行われることに
なる。

ところで、エンベロープデータは２バイトで構成されて
いるので、アドレスの更新の際は２ずつ更新されなけれ
ばならない、タイムスロット（１５）においては次のよ
うにしてアドレスの更新を行っている。

先ず、ΔＥＡＲ１はΔＴ１によって定まる値であり、Δ
Ｔ１≠０００８１．の時にはΔＥＡＲ１＝００００１．
であり。

ΔＴ１＝０００８１．の時にはΔＥＡＲＩ冨ＦＦＥＢ、
、　＝　−２１１゜である。この操作はＭＳＷ２−１１
における５Ｖ３１にて行われる。５１３１は第１１図（
す）に示すｊうになっており、ΔＴ１のビット３の値を
示すフラグＴｏによって制御している。今仮にΔＴ１≠
０００８１．とすると、　５Ｖ３１によりＡバスにｏｏ
ｏｏｌ、が、　ＲＡＭ７−１のレジスタＥＡＲＬよすＨ
ＡババスＭＳＷ２−１１（７）ＳＷ２を介り、テＢバス
ニＥＡＲＩ（７）値が与えられる。これらの値がＦＡ２
−６のラッチ８−１゜ラッチ８−２にラッチされる。ラ
ッチ８−１の出力はビット処理回路８−１０を介してラ
ッチ８−３へ送られる。

ここで、ビット処理回路８−１０ではデータの変換は行
われないようになっている。同時に、ラッチ８−２の出
力はビット処理回路８−１１に与えられ、データのＬＳ
Ｂが強制的に１”にされてラッチ８−４へ送られる。即
ちビット処理回路８−１１にて予め１が加えられる。ま
た、先に述べたラッチ８−６に格納されている演算（４
−１）によるオーバーフローがラッチ８−５にラッチさ
れる。故にラッチ８−３．ラッチ８−４及びラッチ８−
５の値の加算を行うと、ラッチ８−５の値が１”であれ
ばＥＡＲＬの値に２”が加えられることになる。一方、
ラッチ８−５の値がパ０”の場合はＥＡＲＩの値は１増
加されたままとなるが、イニシャル処理の項で述べたよ
うに、　Ｉｌｏ　２−１０においてＬＳＢに強制的に＠
Ｑｊｊ、Ｉｌｌ”を与えるので不都合は生じない。

ところでΔＴ１＝０００８１．の場合には、ΔＥＡＲＬ
がＦＦＥＢｌｌｌ（−２１□。）となる。故にＥＡＲＩ
の値から２１□。引かれることになり、１０ワード前の
エンベロープデータが読まれることになる。これにより
、エンベロープデータのアドレスがループすることにな
り、マンドリンのようなくり返しエンベロープを発生す
ることができる。先に演算（４−１）にて、ビット処理
回路８−１０にてビット３をパ０”にすると述べたが、
その理由はビット３がΔＥＡＲＩ”−ＦＦＥＢｔｓとす
るビットであり、この演算を行う際にレジスタＴＲＩに
０００８□６を加えないようにする為である。

ロングシーケンスの偶数回目におけるΔＴ２゜ＴＲ２，
ΔＥＡＲ２，ＥＡＲ２の演算も同様にして、行われる。

なお、　ＥＡＲＩ、　ＥＡＲ２に関する演算は全く独立
に行われる為、波形１．波形２に対して全く異なったエ
ンベロープ信号を発生させることができるのは言うまで
もない、また、ＥＡＲ１又はＥＡＲ２のくり返しについ
てもくり返しの周期を異ならしめることが容易であるの
で種々の効果を得ることができる。

■　エンベロープデータの読み出し エンベロープデータの読み出しはロングシーケンスにお
いて行い、偶数回目に波形１のエンベロープデータを、
奇数回目に波形２のエンベロープデータの読み出しを行
う。

０　　　　　　　　レジスタＥＡＲＩ、　ＥＡＲ２の値
に基づいて行うエンベロープデータの読み出し方につい
てはイニシャル処理の項で述べたものと全く同じであり
、ｌ１０２−１０にてデータバンク１−６より読みとっ
たデータのフォーマット変換を行いながらレジスタΔτ
ｌ。

Ａｒ１．ΔＺｌ、ΔＺ２．ΔＥｌ、ΔＥ２に格納しテい
く。

■　エンベロープ計算 エンベロープデータの読み出しにより、ＡＺＩ。

ΔＺ２．ΔＥｌ、ΔＥ２にデータが格納されており、ま
たイニシャル処理によりＥＲＩ、　ＥＲｌ、　ＺＲＩ、
　ＺＲ２ニ初期値が与えられている。これらの値に応じ
てエンベロープ計算を行う。

エンベロープ計算の基本は加算部のタイムスロット（３
）、　（５）、　（６）、　（８）である、タイムスロ
ット（３）、　（５）によって波形１のエンベロープを
計算し、タイムスロット（６）、　（８）によって波形
２のエンベロープを計算する。ここで、タイムスロット
（５）。

（８）のＣｉはタイムスロット（３）、　（６）による
演算で生じたオーバーフローであるが、タイムスロット
（３）、　（６）にて生じたオーバーフローがどのよう
にしてタイムスロット（５）、　（８）で加えられるか
については、アドレス発生のタイムスロット（１３）。

（１５）で述べたものと同様である。このようにして得
られたＥＲＩ、　ＥＲｌの値がエンベロープデータであ
る。

なお、′（３）波形発生方法”の°゛■■エンベロープ
乗算項で述べたとおり、　ＥＲＩ、　ＥＲＺとも１３ビ
ツトのデータで上位４ビツトが指数部、下位９ビツトが
仮数部となっている。故に本楽音発生部１−５にて得ら
れるエンベロープは次に示される形となる。

エンベ叶プ１　＝　１．（ＥＲＩの下位９ビツト）×２
（ＥＲｌの上位４ビ′ト）エンベロープ２　＝　１．（
皿２の下位９ビツト）×２（ＥＲｌの上位４ビ７ト）こ
のように示されるため、エンベロープのレベルとは無関
係に常に９ビツトの分解能を有することになる。

ところで、エンベロープ計算は各種モードによって異な
る。各種モードとは。

■）　波形がＰＣＭを有する場合と有しない場合。

（ＰＣＭ　＝　ｌ１０） ２）　ピアノ型エンベロープの場合とオルガン型エンベ
ロープの場合、　（Ｐ１０＝１１０）３）　ダンパフラ
グをオンした場合とオフした場合、　（ＤＭＰ＝１１０
） の３種である。以下側々の場合について説明する。

ＰＣＭ＝ＯかつＰ１０＝０ 初期設定はＥＲＩ、　ＥＲｌ、　ＺＲＩ、　ＺＲ２とも
０”であり、鍵が押圧されている時はレジスタΔＥ１．
．Δｌ１ｉ２゜ΔＺｌ、Δｚ２の値に従ってエンベロー
プの演算を行う、鍵が離されると、タイムスロット（３
）、　（５）。

（６）、　（８）＋７）ＡＺＩ、　ＡＥＩ、ΔＺ２．Δ
Ｅ２の値として、ＵＣＩＦ２−３の信号処理器５−６よ
りリリースデータが発生され、レジスタΔＺｌ、ΔＥｌ
、ΔＺ２．ΔＥ２の値のかわりに用いられる。

なお、このモードにおいてはダンパフラグＤＭＰによっ
て演算は何ら影響はされない。

ＰＣＭ＝ＯかつＰ１０＝１ 初期設定はＥＲＩ、　ＥＲｌ、　ＺＲＩ、　ＺＲ２とも
’ｏ”であり、鍵が押圧されている時はレジスタΔＥｌ
、ΔＥ２゜ΔＺｌ、ΔＺ２の値に従ってエンベロープの
演算を行う、鍵が離されると、ダンパフラグＤＭＰ＝１
の場合は引き続きレジスタΔＥｌ、ΔＥ２．ΔＺｌ、Δ
２２（７）値に従ってエンベロープの演算を行い、ダン
パフラグＤＭＰ＝　Ｏ（７）時はＰＣＭ；ＯかっＰ１０
＝ｏの場合と同じである。

ＰＣＭ＝１かつＰ１０＝０ 初期設定は、ＦＡＩ　＝　ＩＦＦＦ、、　、　ＥＲ２＝
、　０　、　ＺＲＩ　＝　Ｏ。

ＺＲ２＝Ｏである。鍵が押圧されており、波形１がＰＣ
Ｍ部を読み出している時は初期値が保持され。

ＰＣＭ部を読み終えると、レジスタΔＥｌ、ΔＥ２゜Δ
Ｚｌ、ΔＺ２の値に従ってエンベロープの演算を行う、
鍵が離されると、波形１がＰＣＭ部を読み出しているい
ないに関係なく　ＵＣＩＦ２−３の信号処理器５−６に
よるリリースデータに基づいて演算が行われる。

即ちＰＣＭ＝ＯかつＰ１０＝Ｏの場合に帰着する。

なお、このモードにおいてはダンパフラグＤＭＰによっ
て演算は何ら影響を受けない。

ＰＣＭ＝１かつＰ１０＝１ 初期設定は、ＥＲ１＝ｌＦＦＦ１．　、　ＥＲ２＝　Ｏ
、ＺＲ１＝　Ｏ。

ＺＲ２＝Ｏである。ダンパフラグＤＭＰ＝Ｏの場合は、
１度鍵が押圧されると離鍵のタイミングには無関係に演
算が行われる。即ち、波形１がＰＣＭ部を読み出してい
る時にはレジスタＥＲＩ、　ＥＲ２，ＺＲＩ、　ＺＲ２
は初期値が保持され、ＰＣＭ部を読み終えるとレジスタ
ΔＥｌ、ΔＥ２．ΔＺｌ、ΔＺ２の値に従って演算が開
始される。ダンパフラグＤＭＰ＝１の場合は、ＰＣＭ＝
１かっＰ１０＝Ｏの場合と全く同じである。

以上述べたように、種々のモードに応じて自由にエンベ
ロープ信号を発生することができる。また、ΔＥｌ、Δ
Ｚ１とΔＥ２．Δｚ２は全く独立に設定でき、そのデー
タはアドレス発生の項にて明らかなとおりΔＴｌ、ΔＴ
２によって定まる時間で更新されるので前述の２種類の
波形データと相俟って種々の楽音が発生できる。

（発明の効果） 以上のように、本発明は、演奏操作部の送出する演奏情
報に基づいて、データバンクより所定の波形データと所
定のエンベロープデータを読み出す手段と、そのエンベ
ロープデータに基づいてエンベロープを作成するエンベ
ロープ発生部と、前記エンベロープと前記波形データを
乗算して楽音信号を作成する楽音発生部を有する電子楽
音において、前記エンベロープデータが、エンベロープ
形状の傾きを差分表現するデータと、そのエンベロープ
形状の傾きが同一である時間を表現するデータとを含み
、前記エンベロープ発生部が、前記エンベロープ形状の
傾きを差分表現するデータを順次加算して得た加算結果
の上位ビットのデータをエンベロープの指数部となし、
前記加算結果の下位ビットのデータをエンベロープの仮
数部となすことにより、新たに乗算器等の回路を追加す
ることによる大幅な回路規模の増加なく、しかもエンベ
ロープのビット数を多くすることもなく分解能の高いエ
ンベロープを得ることができる。また、エンベロープの
傾きを示すデータとともに、その傾きが同一である時間
を表わすデータを含むことにより、データを圧縮して有
することが可能となる。

第２表 第７表 Ｘ　：　　Ｄｏｎ’ｔ　ｃａｒｅ Ｘ　：　　Ｄｏｎ’ｔ　ｃａｒｅ 第１４表 （上位２ ビット） 第１５表 第１１表 第１９表 一：　ビット処理を行わないビット

【図面の簡単な説明】

第１図（イ）は本発明における情報処理装置の一実施例
のブロック図、第１図（ロ）はマイコンによるデータ転
送のタイミング図、第１図（ハ）は本発明において用い
られている演算タイムスロットを表わす図、第２図は本
発明における楽音発生部１−５の構成図、第３図は楽音
発生部１−５におけるノートクロック発生の原理図、第
４図は楽音発生部１−５における５ＥＱ２−２の詳細図
、第５図は同じくυＣｌＦ２−３の詳細図、第６図は同
じ＜　ＣＤＲ２−４の詳細図、第７図は同じくメモリ２
−５の詳細図、第８図は同じ＜ＦＡ２−６の詳細図、第
９図（イ）は同じくＭＰＬＹ２−７の詳細図、第９図（
ロ）はＭＰＬＹ２−７にて使用している乗算器９−１６
の詳細図、第１０図は楽音発生部１−５におけるＩｌｏ
　２−１０の詳細図、第１１図（イ）は同じ＜ＭＳ１１
２−１１（７）詳細図、第１１図（ロ）〜第１１図（す
）はＭＳ１１２−１１に用いられているスイッチのパタ
ーン図、第１１図（ヌ）はＭＳ１１２−１１におけるデ
ータ転送のタイミング図、第１２図はデータバンク１−
６におけるデータフォーマットを示す図、第１３図はデ
ータバンク１−６におけるエンベロープデータのデータ
フォーマットを示す図、第１４図は従来↓こおける電子
楽器を表わすブロック図、第１５図は第１４図における
エンベロープ発生器を表わす詳細図である。 ■−１・・・鍵盤、１−２・・・タブレット、１−３・
・・効果スイッチ、１−４・・・マイコン、１−５・・
・楽音発生部、１−６データバンク、１−７・・・フィ
ルタ、２−１・・・マスタクロック、２−２・・・シー
ケンサ（ＳＥＱ）、　２−３・・・マイコンインターフ
ェース部（ＵＣＩＦ）、２−４・・・比較レジスタ部（
ＣＤＲ）、２−５・・・メモリ、２−６・・・フルアダ
一部（ＦＡ）、２−７・・・乗算部（ＭＰＬＹ）、２−
８・・・ディジタルアナログコンバータ（ＤＡＣ）、　
２−９・・・アナログバツアアメモリ部（ＡＢＭ）、２
−１０・・・入出力回路部（Ｉｌｏ）、２−１１・・・
マトリックススイッチ部（ＭＳＶ）。 特許出願人　松下電器産業株式会社 第１図 （イ） Ｃυフ Ａ／Ｄ　　−Ｃ三バ？”−７一 第２図 歴 ＋−７′’ 第４図 第１１図 ＦＡ　　　ＭＰＬＹ　１／（） 第１１図 （ト）（ケ］ 第１２図 第１３図 ２禦０　の　峙 ２鱈１９　時 ΔＥ　　５ｓｓｓｓｓｓｓｓｓｓｓｓｓｓｓΔ２　　　
ＤＡＴＡ　　　ｏｏｏｏｏｏｏ。 第１４図 鍵ｐ

Claims (2)

【特許請求の範囲】
1. （１）演奏操作部の送出する演奏情報に基づいて、デー
   タバンクより所定の波形データと所定のエンベロープデ
   ータを読み出す手段と、 該エンベロープデータに基づいてエンベロープを作成す
   るエンベロープ発生部と、 前記エンベロープと前記波形データを乗算して楽音信号
   を作成する楽音発生部を有し、且つ、前記エンベロープ
   データが、エンベロープ形状の傾きを差分表現するデー
   タと、該エンベロープ形状の傾きが同一である時間を表
   現するデータとを含み、 前記エンベロープ発生部が、前記エンベロープ形状の傾
   きを差分表現するデータを順次加算して得た加算結果の
   上位ビットのデータをエンベロープの指数部となし、前
   記加算結果の下位ビットのデータをエンベロープの仮数
   部となす手段を有することを特徴とする電子楽器。
2. （２）前記楽音発生部が、前記エンベロープの仮数部の
   データと前記波形データを乗算して得た乗算結果を、前
   記エンベロープの指数部のデータに基づいてシフトする
   ことにより楽音信号を作成することを特徴とする特許請
   求の範囲第（１）項記載の電子楽器。