JPS5945297B2 - 適応形位相同期回路 - Google Patents

Description

【発明の詳細な説明】 本発明は位相同期回路に係わり、特に出力雑音電力を自
動的に最小化する機能を備えた適応形位相同期回路に関
する。

位相同期回路は、一般に雑音や周波数オフセットを含む
信号から、雑音が抑圧された、あるいは入力オフセット
周波数に追従したトーン信号を得るために使用されるが
、電話回線を利用したデータ伝送等では、搬送回線で発
生する位相ジッタに抽出トーンを追従させ、これを用い
た同期検波復調出力に位相ジッタの影響が現われなくす
る、所謂位相ジッタ抑圧用としても利用される。

この位相変調性擾乱（位相ジッタ）を位相同期回路で抑
圧するには位相同期回路の応答特性を高める必要がある
が、この事は、必然的に等価雑音帯域を広げ、雑音特性
を劣化させる。しかしながら、位相ジッタによる伝送品
質の劣化は非常に顕著であるため、従来では雑音特性を
極端に劣化させない範囲で出来るだげ等価雑音帯域を広
げるように位相同期回路のパラメータを設定し、雑音特
性の犠牲の下に位相ジッタの抑圧を図つていた。

ところが、このようなパラメータ固定の従来の位相同期
回路では、位相ジッタ量と雑音量の異なる個々の電話回
線に適応した、きめ細かな位相ジッタと雑音とに対する
抑圧がなし得ないという欠点があつた。

本発明はこのような点に鑑みなされたもので、位相ジッ
タ、入力雑音等に起因する出力での総合の雑音電力が常
に最小となるようにそのパラメータが自動的に設定され
るような適応能力を有する位相同期回路を提供するもの
である。

以下本発明を実施例に基き詳細に説明する。第１図は本
発明の一実施例を示すブロック図であり、ディジタル位
相同期回路に適用した例である。

端子１より入力される入力信号は、可変周波数発振回路
４の出力信号と共に位相比較回路２に入力されて両信号
の位相が比較され、位相比較回路２から入力信号に対す
る発振回路４の出力信号の位相誤差信号が出力される。
この位相誤差信号は、後述する係数制御回路Ｔから出力
される係数値に基き動作するループ・フィルタ３を介し
て発振回路４に加えられ、その発振周波数、つまり出力
信号位相を制御すると共に、係数制御回路７から出力さ
れる係数値に基き動作するデイジタル・フイルタ５を介
して、また直接に、係数制御回路７に入力される。係数
制御回路７は、所定のパラメータを記憶し、ループ・フ
イルタ３およびデイジタル．フイルタ５に係数値を出力
すると共に、位相比較回路２から出力される位相誤差信
号およびデイジタル・フイルタ５よりの出力信号に基い
てそのパラメータが更新されるように構成されている。
なお、この例では、以上の各部は全てデイジタル回路で
構成される。ここで、位相比較回路２は、一般に狭い意
味のものに限定されず、広い意味での位相比較回路であ
つてよい。

一例として、多相位相変調信号を入力信号として受入れ
るものであれば、例えば第２図のように構成される。端
子２１（第１図の端子１）より入力された多相位相変調
信号は、端子２２より人力される発振回路４の出力によ
つて、直交復調回路２３で直交復調され、判定回路２４
でこの直交復調信号の位相が判定される。この判定出力
により、端子２２より入力される発振回路４の出力信号
は位相変調回路２５で位相変調され、この位相変調出力
と端子２１よりの人力位相変調信号とは狭い意味での位
相比較回路２６に入力され、位相誤差信号が端子２７よ
り出力される。第２図の回路は、一般に再変調形の広義
位相比較回路と呼ばれるものの１制である。広義位相比
較回路としては、ほかに逆変調形、ベースバンド処理形
，コスタス形等各種のものが知られているが、本発明は
これらのいずれの形式の位相比較回路を用いた場合でも
有効である。第３図は第１図のループ・フイルタ３の構
成例である。

１サンプル遅延メモリ３３の出力が端子３１から入力さ
れる位相比較回路２からの位相誤差信号と共に合成回路
３２に入力されると共に、係数回路３５で係数倍されて
合成回路３６の一方の人力信号となる。

合成回路３２の出力信号は１サンプル遅延メモリ３３に
とり込まれると共に、係数回路３４で係数倍されて合成
回路３６の他方の入力信号となり、合成回路３６で係数
回路３５の出力信号と合成されて端子３７より出力され
る。第４図は第１図の可変周波数発振回路の一構成例で
ある。端子４１より入力されるループ・フイルタ３の出
力信号は、端子４２より入力される自走周波数に対応す
る一定値と合成回路４３で合成され、合成回路４３の出
力は合成回路４４を介して累積加算メモリ４５に入力さ
れる。累積加算メモリ４５の出力は、正弦波メモリ４６
を介して端子４７より出力されると共に、合成回路４４
で合成回路４３の出力と合成され、この合成回路４４の
出力信号が新たに累積加算メモリ４５に蓄積される。な
お、第１図中一点鎖線で囲んだ位相比較回路２、ループ
・フイルタ３および発振回路４からなる通常の位相同期
回路Ａは、その位相ジツタ抑圧作用を利用してベースバ
ンド帯域の自動等化器と組合せて使われる事がある。

このとき第１図の端子１よりの入力信号は位相ジツタで
乱されたベースバンド信号であり、このような場合の発
振回路４の構成は、自走周波数を零として第４図におけ
る合成回路４３が不要となる。また、この位相同期回路
Ａの出力信号をどこから取出すかは、目的によつて種々
異なる。

例えば、端子１への入力信号が位相変調信号である場合
に同期検波復調出力を得たいときは、図のように端子６
を出力端子として位相比較回路２から出力信号を取出せ
ばよいし、また周波数変調信号に対して復調出力を得た
いときは、ループ・フイルタ３から出力信号を取出せは
よい。さらにキヤリア抽出などの目的で入力信号に追従
した再生キヤリア等のトーン信号を得たいときは発振回
路４から出力を取出せばよい。以上のような位相比較回
路２、ループ・フイルタ３および発振回路からなる通常
の位相同期回路Ａに対し、第１図に示す如く、デイジタ
ル・フイルタ５および係数制御回路７を組合せることに
より、適応形位相同期回路を実現することができる。

第１図のデイジタル・フイルタ５、係数制御回路７の構
成を説明する前に、まず同期引込み状態における位相同
期回路Ａの出力雑音電力と、位相同期回路Ａにおけるル
ープ・パラメータとの関係について、以下に説明する〇
ループ・フイルタ３として第３図の構成を考え、第３図
における係数回路３４，３５の係数値をそれぞれＡ，ｂ
とする。

このときループ・フイルタ３の伝達関数Ｆは、Ｚ−１を
Ｚ変換演算子としてＦ（Ｚ）＝（ａ＋ＢＺ−１）／（１
−Ｚ−１）・・・・・・（１）一方、発振回路４の伝達
関数Ｖは、Ｋｖをル一プ・フイルタ３からの制御入力値
一周波数変換利得としてと表わされる。

したがつて位相比較回路２の利得をＫｐとし、位相比較
回路２の出力である位相誤差信号を位相同期回路Ａの出
力信号としたときの、位相同期回路Ａの伝達関数Ｈ（Ｚ
）は＼ムＪノ′＼らＪ−一１騙−〜◆ｔノＶｌここで、
Ｋ，二ＫｐＫｖａ−２ ・・・・・・・・・・・・
（４）となる。

但し、上記Ｋ，，Ｋ２には位相同期回路Ａを安定させる
ためになる条件が課せられる。

したがつて、位相同期回路Ａの等価雑音帯域Ｂは（３）
式に対する複素たたみ込み積分によつてで与えられる。

一方、位相ジツタに対する位相同期回路Ａの抑圧率Ｃは
、サンプリング周波数で規格化された位相ジツタ角周波
数ψ。における（３）式の伝達関数の逆数として、とな
る。

ここでｊ＝ゞ７］である。位相ジツタ周波数はサンプリ
ング周波数に対し十分小さいから、（７）式は非常に良
い近似でもつて、と表わす事ができる。

したがつて、位相同期回路Ａが雑音と位相ジツタとから
なる擾乱の下にあるとき、位相比較回路２の出力に現わ
れる位相雑音電力Φ。は、Φｉを入力信号に含まれる等
価位相雑音電力、Ａを位相ジツタの振幅とすると（６）
，（８）に示される等価雑音帯域Ｂと位相ジツタ抑圧率
Ｃとによりで与えられる。

ところで（８）式の位相ジツタ抑圧率Ｃは（６）式を用
いると、を表わすことができ、等価雑音帯域Ｂが一定の
もとでの位相ジツタ抑圧率Ｃが最大となる条件は、σ０
），０１）式からここでｖ＝１＋Ｋ１＋Ｋ２，（０≦ｖ
く４）・・・（自）となる。

（代）式は、位相ジツタ抑圧率Ｃが一定の下で等価雑音
帯域Ｂを最小とする条件でもある。したがつて、このと
きの最小の等価雑音帯域Ｂは、（６）式からであり、出
力雑音電力Φ。

は（９），０４）式とからとなる。０５）式右辺第１項
は、に関して単調増加関数、第２項はｖの単調減少関数
であるから、さらに（自）式右辺を最小にする最適なり
の値Ｖ。

が必ず１つ存在する。すなわち、ｖ：ＶＯおよび（自）
式から入力雑音電力、位相ジツタの大きさに依存した形
で、出力雑音電力Φ。を最小とする１組のＵ，ｖまたは
ＡＯ，（１３）式により一組のＫｌ，Ｋ２、または（４
），（５）式により１組のＡ，ｂが存在する。この事は
位相同期回路Ａにおいて位相比較回路２の出力位相誤差
信号θｅの２乗平均が、パラメータＵ，またはＵ，ｖか
ら線形変換により得られる２つのパラメータに灼し凸関
数を構成する事を示しており、したがつて、評価関数θ
２を小さくする様にループ・フイルタ３の係数を逐次修
正していけば、その係数は必ず最適値に収束する事が保
証される。今、（自）式の条件下でループ・フイルタ３
の係数を動かすものとすると、（４），（５），（自）
，０３）式からこの係数と出力位相誤差θｅとは、パラ
メータ（ｘ＝ｕ／２，０≦Ｘく２）のみによつて表わす
事ができる。

したがつて、パラメータＸに対してのみ逐次修正を施せ
ばよく、このｘの修正アルゴリズムに自動等化器の収束
アルゴリズムとしてよく知られている最急降下法を用い
るとすれば、具体的には以下の様になる。最急降下法で
は、パラメータ修正量として評価関数の着目パラメータ
に対する傾斜を採用するから、αを修正ゲインとして時
刻ｎでのＸの値をＸｎと書き表わすと、Ｘの修正アルゴ
リズムは以下の式で与えられる。入力端子１への入力信
号の位相をθ１とすると、上式右辺のＡＯＯ／Ａｘは・
ｕ ↓Ｉｌ ！ １覧ｚ となる。

Ｑ７）式は、位相誤差信号θ８を次式の伝達関数▲λ１
Ｕ▲１ＺＵ をもつデイジタル・フイルタに人力する事によつてが出
力される事を示しており、また（自）式はこのデイジタ
ル・フイルタの出力と位相誤差信号θ。

との積である。のゲイン倍をパラメータＸの逐次修正量
とすればよい事を示している。

以上から、第１図の位相比較回路２の出力の位相誤差信
号が人力されるデイジタル・フイルタ５は、（自）式の
伝達関数をもつものであり、デイジタル・フイルタ５の
出力は位相比較回路２の出力の位相誤差信号θ。

と共に乗算回路８に入力されて、θ。との積がとられる
。乗算回路８の出力はゲイン回路９を介してメモリ１１
から出力されるパラメータＸｎと合成回路１０で合成さ
れ、これにより更新されたパラメータＸｎ＋１が再びメ
モリ１１に記憶される。また、メモＩ川１から出力され
たパラメータＸ。は、先の合成回路１０に入力されると
共に変換回路１２にも入力され、ループ．フイルタ３お
よびデイジタル・フイルタ５で必要とされる係数の形態
に変換される。上記例では、デイジタル・フイルタ５で
必要な係数はＫ，，Ｋ２，ａＫｌ／θＸ，ａＫ２／δＸ
１また、ループ．フイルタ３で必要な係数は、Ａ，ｂで
あるから（自），（１２），（自）および（４），（５
）式とｘ＝ｕ／２ とから Ｋ１＝Ｘ２／２＋ｘ−２ ・・・・・・（社）、
− ″ ′ 〜 ＲＪ『−なる変換が変
換回路１２で行なわれることになる。

但し、この変換回路１２についてはデインタル・フイル
タ５、ループ・フイルタ３等で上記変換式を直接演算す
るようなハード構成を採る事もできるから、その様な場
合は不要となる。ところで、上記の例では（代）式の条
件下で逐次修正されるパラメータが１つの場合について
説明したが、（自）式を用いずに２つのパラメータを逐
次修正する様な形に構成してもよい。

例えは、上記例において修正パラメータとして、ループ
・フイルタ３におけるＡ，ｂを直接選べば、このときの
修正式は先と同様の記述法に従つて、最急降下法を用い
るとするとであり、（２７），Ｃ９８）式でのθ，の各
パラメータに対する傾斜は（４），（５）式を用いてと
なる。

Ｃ？９），Ｇ３Ｉ式のための第１図のデイジタルフ・イ
ルタ５としては、第５図に示すような異なる出力端子５
９，６０をもつだけの巡回形デイジタル・フイルタでよ
い。第５図において、端子５１は入力端子、５２はＫｐ
Ｋｖを乗算する乗算回路、５３，５４は加算もしくは減
算回路、５５，５６はｌサンプル遅延メモリ、５７，５
８は各・々Ｋｌ，Ｋ２を乗算する乗算回路である。

但し、この場合は第１図の係数制御回路７におけるメモ
リ１１に相当するものがａおよびｂの２一つのパラメー
タのために２つ必要とな，る。

なお、位相ジツタがなく雑音のみの系に適用する場合は
、雑音帯域を出来るだけ小さくするようにパラメータが
修正される。この場合、極端な状態では等価雑音帯域が
０１すなわち先のパラメータｘを用いて説明した例では
、パラメータＸがＯになるおそれかある。こうなると、
位相同期回路Ａは開ループとなり、周波数引込みがはず
れて周波数オフセツトが吸収できないことになるから、
例えばパラメータｘの下限がＯより少し大きい値に止ま
るようパラメータ修正範囲を限定することが好ましい。
また、上限についてもｘの理論的安定限界２より小さく
とる方が系の安定性の上から好ましい。パラメータＡ，
ｂを用いた場合も同様な制限を設けることが好ましい。
以上説明したように、本発明による適応形の位相同期回
路によれば、従来の位相同期回路では不可能であつた個
々の回線に応じたきめ細かな雑音や位相ジツタの抑圧が
可能となる。

また、本発明による適応形位相同期回路を伝送路によつ
て生ずる波形歪除去用の自動等化器と組合せて使用すれ
ば、自動等化器の出力に現われる未等化分雑音と位相ジ
ツタに対して上記の効果をもたらす事になるから、自動
等化器の総合的な特性を著るしく向上させる事ができる
。なお、本発明回路で使用するデイジタル・フイルタ５
の構成は、前述の２つの例によつても明らかな如く、ル
ープ・フイルタ３の構成に依存する。

周知の様に、ループ・フイルタ３の構成自体も、デイジ
タル構成にあつては非常に多くの実現法があり、したか
つてデイジタル・フイルタ５並びにループフイルタ３の
構成は、ここで説明したものに限定されず、種々の変形
が可能である事は言うまでもない。また、パラメータ修
正のアルゴリズムも基本的な最急降下法を用いて説明し
ているが、自動等化器、エコーキヤンセラ等でよく知ら
れているように種々の変形が可能である事も明らかであ
る。

【図面の簡単な説明】

第１図は本発明の一実施例に係る適応形位相同期回路の
構成を示す図、第２図は位相比較回路の一構成例を示す
図、第３図はループ・フイルタ一の一構成例を示す図、
第４図は可変周波数発振回路の一構成例を示す図、第５
図はデイジタル．フイルタの一構成例を示す図である。 Ａ・・・・・・位相同期回路、２・・・・・・位相比較
回路、３・・・・・・ループ．フイルタ、５・・・・・
・デイジタル．フイルタ、７・・・・・・係数制御回路
。

Claims (1)

1. 【特許請求の範囲】 １ 可変周波数発振回路と、この発振回路の出力信号の
   位相を入力信号の位相と比較してその位相誤差を求める
   位相比較回路と、この位相比較回路から出力される位相
   誤差信号に基いて前記発振回路の出力信号位相を制御す
   るループフィルタと、前記位相誤差信号が入力されるデ
   ィジタル・フィルタと、所定のパラメータを記憶しこの
   パラメータが前記位相誤差信号および前記ディジタル・
   フィルタの出力信号に基いて逐次更新される係数制御回
   路とを具備し、前記係数制御回路が記憶しているパラメ
   ータもしくはこれが所定の形態に変換されたデータに基
   いて前記ループ・フィルタおよびディジタル・フィルタ
   の係数を制御するようにしたことを特徴とする適応形位
   相同期回路。 ２ 係数制御回路で記憶されるパラメータは、可変範囲
   が所定の範囲に限定されたものである特許請求の範囲第
   １項記載の適応形位相同期回路。