KR0139173B1 - 양자화손실 감소를 위한 블라인드등화장치 및 등화계수계산방법 - Google Patents

양자화손실 감소를 위한 블라인드등화장치 및 등화계수계산방법

Info

Publication number
KR0139173B1
KR0139173B1 KR1019930025129A KR930025129A KR0139173B1 KR 0139173 B1 KR0139173 B1 KR 0139173B1 KR 1019930025129 A KR1019930025129 A KR 1019930025129A KR 930025129 A KR930025129 A KR 930025129A KR 0139173 B1 KR0139173 B1 KR 0139173B1
Authority
KR
South Korea
Prior art keywords
signal
output
output signal
multiplier
equalization
Prior art date
Application number
KR1019930025129A
Other languages
English (en)
Other versions
KR950016108A (ko
Inventor
최양석
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019930025129A priority Critical patent/KR0139173B1/ko
Publication of KR950016108A publication Critical patent/KR950016108A/ko
Application granted granted Critical
Publication of KR0139173B1 publication Critical patent/KR0139173B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
    • H04L25/0305—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure using blind adaptation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03178—Arrangements involving sequence estimation techniques
    • H04L25/03248—Arrangements for operating in conjunction with other apparatus
    • H04L25/03254—Operation with other circuitry for removing intersymbol interference

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

본 발명은 등화기의 계수계산을 위해 필요한 DD 에러를 계산하는데 있어서 양자화손실을 줄일 수 있는 구조를 제공하도록 한 양자화손실 감소를 위한 블라인드 등화장치 및 등화계수계산방법에 관한 것이다. 이러한 본 발명은 DD 에러를 계산할때 제1곱셈기에서 유한충격응답필터의 출력신호와 전압제어발진기의 출력신호를 곱한 후, 다시 제2곱셈기에서 콘주게이트회로의 출력신호를 곱하여 불필요한 2번의 곱셈을 하는 대신, 유한충격응답필터의 출력신호를 소정시간동안 지연시켜 그대로 사용하므로 기존의 곱셈과정에서 누적되는 양자화에러를 줄일 수 있도록 하였다. 또한 이와 같은 등화계수계산방법을 적용한 블라인드 등화장치를 구성하여 등화기의 성능을 향상시킬 수 있는 효과가 있다.

Description

양자화손실 감소를 위한 블라인드 등화장치 및 등화계수계산방법
제1도는 종래의 반송파복구방식의 일예를 보인 디지탈 수신장치의 구성도.
제2도는 종래의 반송파복구방식의 다른 예를 보인 디지탈 수신장치의 구성도.
제3도는 제2도에서 블라인드 등화기술과 반송파복구기술에 대한 구성을 좀더 상세하게 나타낸 구성도.
제4도는 본 발명의 양자화손실 감소를 위한 블라인드 등화장치의 구성도.
*도면의 주요부분에 대한 부호의 설명
2,13,23,31,44,50:곱셈기3,14,27,48:전압제어발진기
9,24,45:슬라이서10,25,46:위상에러계산부
11,26,47:루프필터21:유한충격응답필터
22:등화계수계산부28,43:지연회로
29,51:감산기30,49:콘주게이트회로
본 발명은 디지탈통신의 등화기술(Equalization)에 관한 것으로, 특히 등화기의 계수계산을 위해 필요한 DD(Decision Directed)에러를 계산하는데 있어서 양자화 손실을 줄일 수 있는 구조를 제공하도록 한 양자화 손실 감소를 위한 블라인드 등화장치 및 등화계수계산방법에 관한 것이다.
일반적으로 디지탈 통신시스템에서 송신된 신호는 채널을 통과하면서 다중경로(multipath), 노이즈, 비선형 필터링, 도플러쉬프트(Doppler shift) 등에 의해 왜곡되어 수신된 신호는 본래의 신호와 다르게 된다. 등화기술이란 채널을 통과하면서 왜곡된 신호를 원래의 신호로 복구하는 것을 의미하며, 등화기를 통해 채널왜곡을 보상해 주지 않으면 심볼에러비율(Symbol Error Rate; SER)이 매우 높아져 엉뚱한 데이타로 복호화된다. 그러므로 팩스모뎀(Fax modem), 보이스밴드모뎀(Voice band modem), 디지탈 HD-TV 등과 같이 디지탈 통신방식이 사용되는 모든 모뎀에는 등화기가 포함되어 있다.
디지탈 통신모뎀의 핵심기술에는 타이밍복구(timing recovery), 반송파복구(carrier recovery), 블라인드 등화(blind equalization)기술 등이 있다. 타이밍복구란 수신된 신호를 샘플링할때 가장 가까운 배열포인트를 정확하게 맞춰주기 위한 것이고, 반송파복구란 도플러쉬프트나 국부발진기의 드리프트(drift) 등에 의해 송신할때의 반송파위상과 수신부에서의 위상이 어긋난 것을 보상해 주기 위한 기술이다. 블라인드 등화란 송신된 신호들중 일정구간마다 주기적으로 훈련신호(training signal)를 보낼 수 없을 경우 어떤 신호가 송신됐는지 모르는 상태에서 단지 수신된 신호만으로 등화기의 계수를 계산하여 갱신하는 기술이다. 등화를 기저대역(baseband)에서 수행할 경우 반송파복구기술에는 2가지 방식이 있을 수 있다.
제1도는 종래의 반송파복구방식의 일예를 보인 디지탈 수신장치의 구성도로서, 반송파위상에러의 보상을 복조단에서 수행하도록 한 것이다. 도시된 바와 같이, 채널을 통해 수신된 신호(IF)의 소정대역성분만을 필터링하는 대역통과필터(1)의 출력단에는 복조기(2)가 연결되고, 상기 복조기(2)는 대역통과필터(1)의 출력신호에 전압제어발진기(3)에서 출력된 송신장치의 반송파주파수와 같은 정현파를 곱하여 수신신호를 복조하게 된다. 복조기(2)의 출력단에 연결된 저역통과필터(4)는 복조기(2)의 출력신호중에서 저역성분만을 퉁과시켜 고조파성분을 제거한 원래의 신호를 검파한다. 검파된 아날로그신호는 아날로그/디지탈 변환부(5)로 인가되고, 여기서 타이밍복구회로(6)의 출력신호에 맞춰 샘플링되어 디지탈신호로 변환된다. 아날로그/디지탈 변환부(5)의 출력단에 접속된 맞춤필터(Matched Filter; 7)는 디지탈신호를 필터링하여 신호 대 잡음비가 최대가 되도록 하고, 맞춤필터(7)를 거친 디지탈신호는 블라인드 등화기(8)와 타이밍복구회로(6)로 각각 인가된다.
상기 블라인드 등화기(8)에서는 입력된 디지탈신호를 소정시간간격으로 지연시키고 지연된 신호에 새로 계산된 계수를 계속적으로 곱하여 이 값들을 더함으로써 채널왜곡을 보상해 주게 된다. 또한 상기 타이밍복구회로(6)는 맞춤필터(7)를 거친 디지탈신호를 입력받아 아날로그/디지탈 변환부(5)의 샘플링주파수와 블라인드 등화기(8)의 출력스위칭을 정확하게 맞춰주게 된다. 상기 블라인드 등화기(8)에서 출력된 디지탈신호는 슬라이서(Slicer; 9)와 위상에러계산부(10)로 각각 인가되고, 상기 슬라이서(9)는 입력된 디지탈신호로부터 가장 가까운 배열포인트(constellation point)를 찾아 블라인드 등화기(8)와 위상에러계산부(10)로 각각 출력한다. 위상에러계산부(10)는 블라인드 등화기(8)에서 출력된 디지탈신호와 슬라이서(9)의 출력신호를 입력받아 송신장치변조단에서의 반송파위상과 수신장치복조단에서의 위상이 어긋난 정도를 검출하게 된다. 상기 위상에러계산부(10)의 출력단에는 루프필터(Loop Filter; 11)가 연결되어 위상에러계산부(10)의 출력신호중에서 저역성분을 통과시키고, 전압제어발진기(3)는 상기 루프필터(11)에서 출력된 전압에 비례하여 복조기(2)로 인가되는 정현파의 발진주파수를 제어하게 된다.
제2도는 종래의 반송파복구방식의 다른 예를 보인 디지탈 수신장치의 구성도로서, 반송파위상에러의 보상을 등화기의 뒷단에서 수행하도록 한 것이다. 여기서, 디지탈 수신장치의 각부 구성과 동작은 제1도에 도시된 동일부호의 블럭들과 동일하다. 단지, 복조단에서 전압제어발진기(3) 대신 발진기(12)를 복조기(2)에 연결하여 송신장치의 반송파주파수와 같은 정현파를 복조기(2)로 공급하도록 하였다. 또한, 블라인드 등화기(8)의 출력단과 슬라이서(9)및 위상에러계산부(10)의 입력단 사이에 곱셈기(13)를 연결하고,루프필터(11)와 상기 곱셈기(13) 사이에 전압제어발진기(14)를 연결하였다. 그러면 상기 전압제어발진기(14)에서 루프필터(11)의 출력전압에 비례하여 곱셈기(13)로 인가되는 정현파의 발진주파수를 제어하게 되므로 곱셈기(13)에서 송신할때의 반송파위상과 수신부에서의 위상이 어긋난 것을 보상해 줄 수 있게 된다.
제3도는 제2도의 디지탈 수신장치에서 블라인드 등화 기술과 반송파복구기술에 대한 구성을 좀더 상세하게 나타낸 구성도이다. 도시된 바와 같이, 맞춤필터(7)로부터 인가된 디지탈신호(yn)는 블라인드 등화기를 구성하는 유한충격응답필터(Finite Impulse Response Filter; 21)와 등화계수계산부(22)로 각각 인가된다. 상기 유한충격응답필터(21)에서는 입력된 디지탈신호(yn)를 소정시간씩 지연시키고 지연된 신호에 등화계수계산부(22)로부터 인가된 계수(cn)를 계속적으로 곱하여 이 값들을 더함으로써 입력데이타와 그 과거값들의 선형결합으로 출력신호(zn)를 나타낸다. 이때 등화계수계산부(22) 는 맞춤필터(7)를 거친 디지탈신호(yn)와 제2곱셈기(31)의 출력신호를 입력받아 블라인드 등화알고리즘에 의한 계수계산식에 의해 계수(cn)를 계산한다.
상기 유한충격응답필터(21)에서 출력된 디지탈신호(zn)는 제1곱셈기(23)로 인가되고, 제1곱셈기(23)는 상기 디지탈신호(zn)에 전압제어발진기(27)에서 출력된 정현파를 곱하여 송신할때의 반송파위상과 수신부에서의 위상이 어긋난 것을 보상해주게 된다. 제1곱셈기(23)의 출력신호는 슬라이서(24)와 위상에러계산부(25)와 지연장치(28)로 각각 인가된다. 슬라이서(24)는 반송파위상에러가 보상된 디지탈신호로부터 가장 가까운 배열포인트를 찾아 위상에러계산부(25)와 감산기(29)로 각각 출력한다. 위상에러계산부(25)는 제1곱셈기(23)에서 출력된 디지탈신호와 슬라이서(24)의 출력신호를 입력받아 송신장치변조단에서의 반송파위상과 수신장치 복조단에서의 위상이 어긋난 정도를 계산하게 된다. 상기 위상에러계산부(25)의 출력단에는 루프필터(26)가 연결되어 위상에러계산부(25)의 출력신호중에서 저역성분을 통과시킨다. 루프필터(26)와 제1곱셈기(23) 사이에는 전압제어발진기(27)가 연결되고, 이 전압제어발진기(27)는 루프필터(26)의 출력전압(Φn)에 비례하여 제1곱셈기(23)로 인가되는 정현파의 발진주파수를 제어하게 된다. 또한 상기 전압제어발진기(27)의 출력신호는 콘주게이트회로(Conjugate; 30)로 인가되어 공액의 콤플렉스신호로 변환된 후 제2곱셈기(31)로 인가된다.
한편, 제1곱셈기(23)에서 출력된 디지탈신호는 지연장치(28)로 인가되고, 상기 지연장치(28)는 슬라이서(24)를 통해 감산기(29)로 인가되는 신호와 타이밍을 맞추기 위해 입력신호를 소정시간동안 지연시킨다. 지연장치(28)의 출력단에는감산기(29)가 연결되어, 지연장치(28)에서 출력된 디지탈신호로부터 슬라이서(24)의 출력신호를 감산하고 감산된 값을 제2곱셈기(31)로 출력한다. 제2곱셈기(31)는 상기 콘주게이트회로(31)에서 출력된 신호와 감산기(29)로부터 인가된 신호를 곱하여 곱한 값을 등화계수계산부(22)로 출력한다.
이와 같이 구성된 종래의 디지탈 수신장치는 등화기의 뒷단에서 반송파복구를 수행하고, 블라인드 등화알고리즘으로 DD 알고리즘, SGA(Stop and Go) 알고리즘, MSGA(Modified SGA) 알고리즘을 사용할 경우를 나타낸 것이다. 디지탈신호(yn)가 입력되면, 유한충격응답필터(21)는 이 신호를 소정시간씩 지연시키고 각 지연신호에 등화계수계산부(22)로부터 인가된 계수(cn)를 곱하여 상기 곱한 값들을 모두 더함으로써 입력데이타와 그 과거값들이 선형결합된 형태의 신호(zn)를 출력한다. 상기 출력신호(cn)를 시간축에서 보면 그 충격응답이 유한한 길이의 형태로 나타난다.
상기 유한충격응답필터(21)에서 출력된 디지탈신호(zn)는 제1곱셈기(23)로 인가되고, 여기서 전압제어발진기(27)의 출력신호와 곱해져 반송파위상에러가 보상된다. 제1곱셈기(23)의 출력신호는 위상동기루프(PLL)회로를 구성하는 위상에러계산부(25)로 인가되고, 위상에러계산부(25)는 상기 디지탈신호와 슬라이서(24)의 출력신호를 입력받아 송신장치에서 변조할때의 반송파위상과 수신장치에서 복조할때의 위상이 서로 어긋난 정도를 계산하게 된다. 이때의 계산식은 아래와 같다.
이때 슬라이서(24)는 반송파위상에러가 보상된 디지탈신호로부터 가장 가까운 배열포인트를 찾아 신호를 출력한다. 위상에러계산부(25)의 출력신호는 루프필터(26)를 통해 전압제어발진기(27)로 인가되고, 전압제어발진기(27)는 루프필터(26)의 출력전압(Φn)에 비례하여 제1곱셈기(23)로 인가되는 정현파의 발진주파수를 제어하게 된다.
한편, 제1곱셈기(23)에서 출력된 디지탈신호는 지연장치(28)를 통해 감산기(29)로 인가되고, 이 신호와 슬라이서(24)의 출력신호가 감산되어 감산된 값이 제2곱셈기(31)로 인가된다. 이때 제2곱셈기(31)에는 전압제어발진기(27)의 출력신호가 콘주게이트회로(31)에 의해 공액의 콤플렉스신호로 변환된 후 인가되므로 이 신호와 감산기(29)로부터 인가된 신호가 서로 곱해져 등화계수계산부(22)로 인가된다. 등화계수계산부(22)는 입력된 디지탈신호(yn)와 제2곱셈기(31)로부터 인가된 DD 에러값을 이용하여 블라인드 등화알고리즘에 의한 계수계산식에 의해 계수(cn)를 계산한다.
이때 블라인드 등화기의 계수계산식은 다음과 같다.
여기서, cn은 등화기의 계수벡터, yn은 등화기의 입력벡터, zn은 등화기의 출력신호,은 슬라이서의 출력신호, Φn은 위상에러를 각각 나타낸다.
그러나 이러한 방식은 제3도에 도시된 바와 같이 반송파복구를 위해 하나의 곱셈기가 필요하고, 등화계수계산부에서 필요로 하는 신호를 만들기 위해 또 하나의 곱셈기가 필요하게 된다. 즉, 등화계수계산부로 입력되는 신호는 유한충격응답필터(21)에서 출력된 신호(zn)에 전압제어발진기(27)의 출력신호를 곱하고, 곱한 값에서 슬라이서(24)의 출력신호만큼 뺀 다음, 상기 감산값에 다시 콘주게이트회로(30)의 출력신호를 곱하여 구한 값이다. 실제로 하드웨어를 구현할 경우에는 모든 신호가 양자화(일정수의 비트로 표현됨)됨에 따라 양자화에러가 존재하게 된다. 그러므로 종래의 방식에 의하면 두번의 곱셈을 통한 양자화에러가 누적되어 수신된 신호를 원래의 신호가 아닌 엉뚱한 데이타로 복조하게 되는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 DD 에러를 구하여 등화기의 계수를 계산할때 양자화손실을 줄일 수 있는 구조를 제안하여 등화기의 성능을 향상시킬 수 있도록 한 양자화손실 감소를 위한 블라인드 등화장치 및 등화계수계산방법을 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 양자화손실 감소를 위한 블라인드 등화장치는 복조된 디지탈신호와 등화계수계산부로부터의 계수벡터를 입력받아 입력데이타와 그 과거값들의 선형결합으로 된 신호를 출력하여 채널왜곡을 보상하는 블라인드 등화기와, 복조된 디지탈신호와 감산기의 출력신호를 입력받아 블라인드 등화알고리즘에 의한 계수계산식에 의해 계수벡터를 계산하는 등화계수계산부를 구비한다. 상기 블라인드 등화기의 출력신호는 기억장치와 제1곱셈기로 인가되고, 지연장치는 상기 블라인드 등화기의 출력신호를 소정시간동안 지연시켜 슬라이서 및 제1,제2곱셈기를 통해 감산기로 인가되는 신호와 타이밍을 맞추게 된다. 제1곱셈기는 블라인드 등화기의 출력신호에 위상동기루프회로에서 출력된 정현파를 곱하여 반송파위상에러를 보상해주고, 제1곱셈기에서 출력된 디지탈신호가 슬라이서로 인가되면 가장 가까운 배열포인트를 찾아 신호를 출력하게 된다. 또한 본 발명의 등화장치는 제1곱셈기에서 출력된 디지탈신호와 슬라이서의 출력신호를 입력받아 반송파위상에러를 계산하고 상기 에러값에 따라 출력신호의 주파수를 제어하는 위상동기루프회로를 구비한다. 그리고 상기 위상동기루프회로의 출력단에는 콘주게이트회로가 연결되어 위상동기루프회로의 출력신호를 공액의 콤플렉스신호로 변환하고, 콘주게이트회로의 출력단에는 상기 출력신호와 슬라이서의 출력신호를 곱하는 제2곱셈기와, 상기 지연장치에서 출력된 디지탈신호로부터 제2곱셈기의 출력신호를 감산하여 감산된 값을 등화계수계산부로 출력하는 감산기가 차례로 연결되어 있다.
이하, 첨부된 제4도를 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제4도는 본 발명의 양자화손실 감소를 위한 블라인드 등화장치의 구성도이다. 도시된 바와 같이, 맞춤필터(7)로부터 인가된 디지탈신호(yn)는 블라인드 등화기를 구성하는 유한충격응답필터(41)와 등화계수계산부(42)로 각각 인가된다. 상기 유한충격응답필터(41)에서는 입력된 디지탈신호(yn)를 소정시간씩 지연시키고 지연된 신호에 등화계수계산부(42)로부터 인가된 계수(cn)를 계속적으로 곱하여 이 값들을 더함으로써 입력데이타와 그 과거값들의 선형결합으로 출력신호(zn)를 나타낸다. 이때등화계수계산부(42)는 맞춤필터(7)를 거친 디지탈신호(yn)와 감산기(51)의 출력신호를 입력받아 블라인드 등화알고리즘에 의한 계수계산식에 의해 계수(cn)를 계산한다.
상기 유한충격응답필터(41)에서 출력된 디지탈신호(zn)는 바로 지연장치(43)로 인가됨과 아울러 제1곱셈기(44)로 인가된다. 지연장치(43)는 슬라이서(45) 및 곱셈기(44)(50)를 통해 감산기(51)로 인가되는 신호와 타이밍을 맞추기 위해 입력신호를 소정시간동안 지연시킨다. 제1곱셈기(44)는 입력된 디지탈신호(zn)에 전압제어발진기(48)에서 출력된 정현파를 곱하여 송신할때의 반송파위상과 수신부에서의 위상이 어긋난 것을 보상해주게 된다. 제1곱셈기(44)의 출력신호는 슬라이서(45)와 위상에러계산부(46)로 각각 인가된다.
슬라이서(45)는 반송파위상에러가 보상된 디지탈신호로부터 가장 가까운 배열포인트를 찾아 위상에러계산부(46)와 제2곱셈기(50)로 각각 출력한다. 위상에러계산부(46)는 제1곱셈기(44)에서 출력된 디지탈신호와 슬라이서(45)의 출력신호를 입력받아 송신장치에서 변조할때의 반송위상과 수신장치에서 복조할때의 위상이 어긋난 정도를 계산하게 된다. 상기 위상에러계산부(46)의 출력단에는루프필터(47)가 연결되어 위상에러계산부(46)의 출력신호중에서 저역성분을 통과시킨다.루프필터(47)와 제1곱셈기(44) 사이에는 전압제어발진기(48)가 연결되고, 이전압제어발진기(48)는 루프필터(47)의 출력전압(Φn)에 비례하여 제1곱셈기(44)로 인가되는 정현파의 발진주파수를 제어한다.
또한, 상기 전압제어발진기(48)의 출력신호는 콘주게이트회로(49)로 인가되어 공액의 콤플렉스신호로 변환되고, 이 신호는 제2곱셈기(50)로 인가된다. 제2곱셈기(50)는 상기 콘주게이트회로(49)에서 출력된 신호와 슬라이서(45)의 출력신호를 곱하여 곱한 값을 감산기(51)로 출력한다. 이때 상기 감산기(51)는 지연장치(43)의 출력단에 연결되고, 지연장치(43)에서 출력된 디지탈신호(zn)로부터 제2곱셈기(50)의 출력신호를 감산하여 감산된 값을 등화계수계산부(42)로 출력한다.
이와 같이 구성된 본 발명의 블라인드 등화장치는 등화기의 뒷단에서 반송파복구를 수행하고, 블라인드 등화알고리즘으로 DD 알고리즘과 그 일종인 SGA 알고리즘, MSGA 알고리즘을 사용할 경우에만 적용할 수 있다. 이때 본 발명의 블라인드 등화기에 의하면 계수계산식은 다음과 같이 나타난다.
여기서, cn은 등화기의 계수벡터, yn은 등화기의 입력벡터, zn은 등화기의 출력신호,은 슬라이서의 출력신호, Φn은 위상에러를 각각 나타낸다. 전술된 계수계산식에 의하면, 종래에는 제1곱셈기(23)에서 유한충격응답필터(21)의 출력신호(zn)와 전압제어발진기(27)의 출력신호를 곱한 후, 다시 제2곱셈기(31)에서 콘주게이트회로(30)의 출력신호를 곱하여 불필요한 2번의 곱셈을 한 반면, 본 발명에서는 유한충격응답필터(41)의 출력신호(zn)를 그대로 사용하여 종래의 곰셉과정에서 누적되는 양자화에러를 줄일 수 있도록 하였다.
제4도의 블라인드 등화장치에 디지탈신호(cn)가 입력되면, 유한충격응답필터(41)는 이 신호를 소정시간씩 지연시킨 후 각 지연신호에등화계수계산부(42)로부터 인가된 계수(cn)를 곱하고, 상기 곱한 값들을 모두 더한 신호(zn)를 출력한다. 상기 유한충격응답필터(41)에서 출력된 디지탈신호(zn)는 지연장치(43)와 제1곱셈기(44)로 각각 인가되고, 제1곱셈기(44)에 입력된 디지탈신호는 전압제어발진기(48)의 출력신호와 곱해져 반송파위상에러가 보상된다. 이때 제1곱셈기(44)의 출력신호는 위상동기루프(PLL)회로를 구성하는 위상에러계산부(46)로 인가되고, 위상에러계산부(46)는 상기 디지탈신호와 슬라이서(45)의 출력신호를 입력받아 송신장치에서 변조할때의 반송파위상과 수신장치에서 복조할때의 위상이 서로 어긋난 정도를 계산하게 된다. 이때의 계산식은 아래와 같다.
이때 슬라이서(45)는 반송파위상에러가 보상된 디지탈신호로부터 심볼이 있는 샘플위치를 찾아 신호를 출력한다. 위상에러계산부(46)의 출력신호는 루프필터(47)를 통해 전압제어발진기(48)로 인가되고, 전압제어발진기(48)는 루프필터(47)의 출력전압(Φn)에 비례하여 제1곱셈기(44)로 인가되는 정현파의 발진주파수를 제어하게 된다. 또한 상기 전압제어발진기(48)의 출력신호는 콘주게이트회로(49)로 인가되어 공액의 콤플렉스신호로 변환된 후 제2곱셈기(50)로 인가되고, 여기서 슬라이서(45)의 출력신호와 곱해져 곱한 값이 감산기(51)로 인가된다. 이때 감산기(51)에는 제1곱셈기(44)에서 출력된 디지탈신호가 지연장치(43)에 의해 소정시간동안 지연된 후 인가되므로 감산기(51)는 상기 지연된 신호와 제2곱셈기(50)의 출력신호를 감산하여 감산된 값을 등화계수계산부(42)로 출력한다.등화계수계산부(42)는 입력된 디지탈신호(yn)와 감산기(51)로부터 인가된 DD 에러값을 이용하여 전술된 계수계산식[(2)식]에 의해 계속적으로 계수(cn)를 계산한다.
이상에서와 같이 본 발명은 등화기의 계수계산을 위해 필요한 DD 에러를 계산할때 유한충격응답필터의 출력신호(zn)와 전압제어발진기의 출력신호를 곱한 후 다시 콘주게이트회로의 출력신호를 곱하는 대신, 유한충격응답필터의 출력신호(zn)를 그대로 사용하므로 기존의 곱셈과정에서 누적되는 양자화에러를 줄여 등화기의 성능을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 채널을 통해 수신된 신호를 복조하여 디지탈신호로 변환하고 등화 및 반송파복구를 수행하여 신호의 왜곡과 간섭을 보상하는 디지탈 수신장치에 있어서, 복조된 디지탈신호와 등화계수계산부로부터의 계수벡터를 입력받아 입력데이타와 그 과거값들의 선형결합으로 된 신호를 출력하여 채널왜곡을 보상하는 블라인드 등화기와; 복조된 디지탈신호와 감산기의 출력신호를 입력받아 블라인드 등화알고리즘에 의한 계수계산식에 의해 계수벡터를 계산하는 등화계수계산부와; 상기 블라인드 등화기의 출력신호를 소정시간동안 지연시켜 슬라이서 및 제1,제2곱셈기를 통해 감산기로 인가되는 신호와 타이밍을 맞추는 지연장치와; 블라인드 등화기의 출력신호에 위상동기루프회로에서 출력된 정현파를 곱하여 반송파위상에러를 보상해주는 제1곱셈기와; 제1곱셈기에서 출력된 디지탈신호로부터 가장 가까운 배열포인트를 찾아 신호를 출력하는 슬라이서와; 제1곱셈기에서 출력된 디지탈신호와 슬라이서의 출력신호를 입력받아 반송파위상에러를 계산하고 상기 에러값에 따라 출력신호의 주파수를 제어하는 위상동기루프회로와; 상기 위상동기루프회로의 출력신호를 공액의 콤플렉스신호로 변환하는 콘주게이트회로와; 콘주게이트회로에서 출력된 신호와 슬라이서의 출력신호를 곱하는 제2곱셈기와; 상기 지연장치에서 출력된 디지탈신호로부터 제2곱셈기의 출력신호를 감산하여 감산된 값을 등화계수계산부로 출력하는 감산기를 포함하는 것을 특징으로 하는 양자화손실 감소를 위한 블라인드 등화장치.
  2. 제1항에 있어서, 상기 블라인드 등화기는 복조된 디지탈신호를 소정시간간격으로 지연시키고 각 지연신호에 등화계수계산부로부터 인가된 계수를 계속적으로 곱하여 곱한 값들을 모두 더한 신호를 출력하는 유한충격응답필터인 것을 특징으로 하는 양자화손실 감소를 위한 블라인드 등화장치.
  3. 제1항에 있어서, 상기 위상동기루프회로는 제1곱셈기에서 출력된 디지탈신호와 슬라이서의 출력신호를 입력받아 송신장치에서 변조할때의 반송파위상과 수신장치에서 복조할때의 위상이 어긋난 정도를 계산하는 위상에러계산부와; 위상에러계산부의 출력신호중에서 저역성분을 통과시키는 루프필터와; 루프필터의 출력전압에 비례하여 제1곱셈기와 콘주게이트회로로 인가되는 정현파의 발진주파수를 제어하는 전압제어발진기로 구성하는 것을 특징으로 하는 양자화손실 감소를 위한 블라인드 등화장치.
  4. 채널을 통해 수신된 신호를 복조하여 디지탈신호로 변환하고 블라인드 등화 및 반송파복구를 수행하여 신호의 왜곡과 간섭을 보상하는 디지탈 수신방법에 있어서, 상기 복조된 디지탈신호(yn)와 궤환입력되는 신호를 블라인드 등화알고리즘에 의한 계수계산식에 따라 계수벡터(cn)를 계산하여 출력하는 제1단계; 상기 복조된 디지탈신호(yn)와 상기 제1단계의 계수벡터(cn)를 입력받아 입력데이타와 이전 데이타의 선형결합으로 된 결합신호(zn)를 출력하는 제2단계; 상기 제2단계에서 출력된 신호(zn)에 위상에러를 계산하여 위상에러전압(Φn)에 따른 정현파 발진주파수를 곱하여 위상에러 보상된 신호의 최단 배열포인트신호를 출력하는 제3단계; 및 상기 정현파 발진주파수를 공액의 콤플렉스신호로 변환하고, 이 콤플렉스신호를 상기 제3단계의 출력신호와 곱하여 출력하는 제4단계; 상기 제4단계의 출력신호를 상기 제2단계의 출력신호(zn)에서 감산하여 DD 에러값을 구하고, 구한 DD 에러값을 상기 제1단계로 궤환시키는 제5단계를 포함하며, 상기 제1단계는 하기 식을 통해 등화계수를 계산하는 것을 특징으로 하는 양자화손실 감소를 위한 등화계수계산방법.
    여기서, cn은 등화기의 계수벡터, yn은 등화기의 입력벡터, zn은 등화기의 출력신호,은 슬라이서의 출력신호, Φn은 위상에러이다.
  5. 제4항에 있어서, 상기 블라인드 등화알고리즘은 DD 알고리즘에 의해 수행되도록 한 것을 특징으로 하는 양자화손실 감소를 위한 등화계수계산방법.
  6. 제4항에 있어서, 상기 블라인드 등화알고리즘은 SGA 알고리즘에 의해 수행되도록 한 것을 특징으로 하는 양자화손실 감소를 위한 등화계수계산방법.
  7. 제4항에 있어서, 상기 블라인드 등화알고리즘은 MSGA 알고리즘에 의해 수행되도록 한 것을 특징으로 하는 양자화손실 감소를 위한 등화계수계산방법.
  8. 제4항에 있어서, 상기 제5단계는 상기 제4단계의 출력신호가 얻어지는 동안만큼 상기 제2단계의 출력신호를 지연하는 단계를 더 포함하는 것을 특징으로 하는 양자화손실 감소를 위한 등화계수계산방법.
KR1019930025129A 1993-11-24 1993-11-24 양자화손실 감소를 위한 블라인드등화장치 및 등화계수계산방법 KR0139173B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930025129A KR0139173B1 (ko) 1993-11-24 1993-11-24 양자화손실 감소를 위한 블라인드등화장치 및 등화계수계산방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930025129A KR0139173B1 (ko) 1993-11-24 1993-11-24 양자화손실 감소를 위한 블라인드등화장치 및 등화계수계산방법

Publications (2)

Publication Number Publication Date
KR950016108A KR950016108A (ko) 1995-06-17
KR0139173B1 true KR0139173B1 (ko) 1998-07-01

Family

ID=19368833

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930025129A KR0139173B1 (ko) 1993-11-24 1993-11-24 양자화손실 감소를 위한 블라인드등화장치 및 등화계수계산방법

Country Status (1)

Country Link
KR (1) KR0139173B1 (ko)

Also Published As

Publication number Publication date
KR950016108A (ko) 1995-06-17

Similar Documents

Publication Publication Date Title
JP3616706B2 (ja) 交差偏波間干渉補償機能を備えた復調器
US6067319A (en) Method for equalization of a quadrature amplitude modulated signal
US5285482A (en) Timing recovery device for receiver installation using adaptive equalization and oversampling associated with differentially coherent demodulation
US5049830A (en) Carrier recovery system and digital phase demodulator
US5157697A (en) Receiver employing correlation technique for canceling cross-talk between in-phase and quadrature channels prior to decoding
US20050207519A1 (en) Digital radio receiver
US6205170B1 (en) Transmission/reception unit with bidirectional equalization
US7184504B2 (en) Receiver having an integrated clock phase detector
US6055284A (en) Symbol timing recovery circuit in digital demodulator
JPH0342735B2 (ko)
US3614622A (en) Data transmission method and system
JPH0590904A (ja) 制御信号発生回路
KR20130124964A (ko) 초고속 무선 통신을 수행하는 수신기에 있어서 샘플링 주파수 및 위상 오프셋의 온 더 플라이 보상
US5577027A (en) Apparatus and method for effectively eliminating the echo signal of transmitting signal in a modem
JPH07321862A (ja) ディジタル変調波復調装置
US4926499A (en) Carrier phase controller for a receiver of phase modulated signals
JPH0362628A (ja) ディジタル等化器
US5090027A (en) Coherent PSK demodulator with adaptive line enhancer
US5517526A (en) Timing recovery device in a receiver circuit for modems
EP1225720A2 (en) Clock synchronizing circuit
US4617537A (en) Method for digital quadrature amplitude modulation
KR0139173B1 (ko) 양자화손실 감소를 위한 블라인드등화장치 및 등화계수계산방법
JP3306736B2 (ja) 周波数オフセット補償回路
US5530721A (en) Equalizer and terminal device for mobile communications
KR100489409B1 (ko) 무선 통신시스템의 송수신기 성능을 개선하기 위한 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080130

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee