JPS5944830A - リフトオフ方法 - Google Patents
リフトオフ方法Info
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- JPS5944830A JPS5944830A JP58139525A JP13952583A JPS5944830A JP S5944830 A JPS5944830 A JP S5944830A JP 58139525 A JP58139525 A JP 58139525A JP 13952583 A JP13952583 A JP 13952583A JP S5944830 A JPS5944830 A JP S5944830A
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- JP
- Japan
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- semiconductor structure
- polyimide
- lift
- heating
- integrated circuit
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/04—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
- H05K3/046—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by selective transfer or selective detachment of a conductive layer
- H05K3/048—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by selective transfer or selective detachment of a conductive layer using a lift-off resist pattern or a release layer pattern
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/951—Lift-off
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路構成体の製造方法に関覆るものであっ
て、更に詳細には、リフトオフ技術を使用して後にリフ
トオフ物質を除去することによってこの様な構成体の表
面上に金属導電線を製造り−る方法に関するものである
。
て、更に詳細には、リフトオフ技術を使用して後にリフ
トオフ物質を除去することによってこの様な構成体の表
面上に金属導電線を製造り−る方法に関するものである
。
集積回路構成体の表面上に所望の物質領域を形成する為
に使用されるリフ1−オフ技術は公知である。種々のリ
フトオフ方法に関覆る概説がパ微細金R線パターニング
用のリフ]・オフ技術(Li目−0ff T ech
niques for F 1ne−L ine
M etal pattern+no ) ”
、 J、 Frary及びP、Seese共著、セ
ミコンダクタ・インターナショナル。
に使用されるリフ1−オフ技術は公知である。種々のリ
フトオフ方法に関覆る概説がパ微細金R線パターニング
用のリフ]・オフ技術(Li目−0ff T ech
niques for F 1ne−L ine
M etal pattern+no ) ”
、 J、 Frary及びP、Seese共著、セ
ミコンダクタ・インターナショナル。
1981年12月、70−89頁の文献に記載されてい
る。
る。
従来の集積回路製造技術に於いては、エツヂング技術を
使用し゛C集積回路構成体の表面上に所望の物質からな
るパターンを形成している。この様な方法は種々の欠点
を有しており、その適用が制限され、特に極めて小さな
領域を有する集積回路構成体の製造に於いては然りであ
る。例えば、付着された物質のエツチングによる完全な
除去を確保覆る為に、パターンを常に多少とも過剰にエ
ツチングせねばならず、その結果特定の線間隔に対し線
幅が減少されることとなる。この様な問題点はプラズマ
乃至は反応性イオンエツヂングを使用ツることによって
緩和することが可能ではあるが、これらの方法に於いて
は、更に別の解決すべき問題どして化学汚染問題を発生
する。
使用し゛C集積回路構成体の表面上に所望の物質からな
るパターンを形成している。この様な方法は種々の欠点
を有しており、その適用が制限され、特に極めて小さな
領域を有する集積回路構成体の製造に於いては然りであ
る。例えば、付着された物質のエツチングによる完全な
除去を確保覆る為に、パターンを常に多少とも過剰にエ
ツチングせねばならず、その結果特定の線間隔に対し線
幅が減少されることとなる。この様な問題点はプラズマ
乃至は反応性イオンエツヂングを使用ツることによって
緩和することが可能ではあるが、これらの方法に於いて
は、更に別の解決すべき問題どして化学汚染問題を発生
する。
リフトオフ方法を使用することによってこれらの欠点の
多くを解消することが可能である。例えば、リフトオフ
方法によれば、集積回路構成体それ自身がプラズマ乃至
は反応性イオンエツブーングに露呈されることがないの
C1活性デバイスに対する放射線@傷を極力回避するこ
とが可能となる。
多くを解消することが可能である。例えば、リフトオフ
方法によれば、集積回路構成体それ自身がプラズマ乃至
は反応性イオンエツブーングに露呈されることがないの
C1活性デバイスに対する放射線@傷を極力回避するこ
とが可能となる。
更に、リフトオフ方法は集積回路の製造に於い゛C通常
使用される多くの物質をパターン形成する為の広範囲の
温度範囲に亘って使用することが可能なものである。
使用される多くの物質をパターン形成する為の広範囲の
温度範囲に亘って使用することが可能なものである。
リガ型的にはポリイミドであるリフ1〜オノ物質は、リ
フ1〜オノ物質それ自身の正確なパターン形成を行なう
ことを可能とする為にその下側に存在づ−る集積回路へ
強固に付着されるものでな()ればならず、従って処理
工程のR終段階に於いて集積回路の表面からり71〜オ
フ物質を完全に除去することが困難であることが多い。
フ1〜オノ物質それ自身の正確なパターン形成を行なう
ことを可能とする為にその下側に存在づ−る集積回路へ
強固に付着されるものでな()ればならず、従って処理
工程のR終段階に於いて集積回路の表面からり71〜オ
フ物質を完全に除去することが困難であることが多い。
この様な困難性は、リフ1〜オノ物質を集積回路の表面
へ付着さける為に接着剤を使用する場合及びポリイミド
それ自身が略不溶解性である場合には更に助長される。
へ付着さける為に接着剤を使用する場合及びポリイミド
それ自身が略不溶解性である場合には更に助長される。
この様にす71〜オフ物質が完全に除去されない場合に
は、短絡回路が形成されたり、又は集積回路構成体の表
面を爾後の処理工程から部分的に隠蔽づることにより歩
留りが低下することとなる。
は、短絡回路が形成されたり、又は集積回路構成体の表
面を爾後の処理工程から部分的に隠蔽づることにより歩
留りが低下することとなる。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消した改良型リフトオフ方
法を提供することを目的とする。
した如き従来技術の欠点を解消した改良型リフトオフ方
法を提供することを目的とする。
本発明の1態様によれば、半導体構成体へ付着している
ポリイミド領域を除去する方法を提供するものであって
、半導体構成体及びポリイミド領域を450℃乃至49
0℃の間の温度へ加熱し、前記構成体を塩化メチレン又
はエチレンジアミン/ヒドラジンの一方の溶液内に浸漬
し、且つ前記溶液及び半導体構成体を超音波処理するこ
とを特徴とするものである。
ポリイミド領域を除去する方法を提供するものであって
、半導体構成体及びポリイミド領域を450℃乃至49
0℃の間の温度へ加熱し、前記構成体を塩化メチレン又
はエチレンジアミン/ヒドラジンの一方の溶液内に浸漬
し、且つ前記溶液及び半導体構成体を超音波処理するこ
とを特徴とするものである。
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。第1図はシリコンウェハ10
と、ポリイミド層12と、二酸化シリコン層14ど、ホ
トレジスト層15とを有する集積回路構成体の断面を示
している。基板乃至はウェハ10は、典型的には、部分
的に完成された集積回路構成体であって、能動電子コン
ボーネン1−を有すると共に受動電子コンボーネン1〜
を有しており、且つ電気的導電性物質からなる層及びそ
の他の所望領域を有しCいる。明らかな如く、基板10
の特定的な特性は本発明にとって重要なものではなく、
本発明の方法に於いて使用覆る事が可能な構成体を提供
するに過ぎないものである。
について詳細に説明する。第1図はシリコンウェハ10
と、ポリイミド層12と、二酸化シリコン層14ど、ホ
トレジスト層15とを有する集積回路構成体の断面を示
している。基板乃至はウェハ10は、典型的には、部分
的に完成された集積回路構成体であって、能動電子コン
ボーネン1−を有すると共に受動電子コンボーネン1〜
を有しており、且つ電気的導電性物質からなる層及びそ
の他の所望領域を有しCいる。明らかな如く、基板10
の特定的な特性は本発明にとって重要なものではなく、
本発明の方法に於いて使用覆る事が可能な構成体を提供
するに過ぎないものである。
好適実施例に於いては、基板10はシリコン基板を有し
ている。先ず、この基板を5乃至6ブノメータの厚さの
接着促進剤でコーティングする。
ている。先ず、この基板を5乃至6ブノメータの厚さの
接着促進剤でコーティングする。
この様な接着促進剤どしては、例えば、PetrarC
hシステムズによって製造されているl−I M D
Sや又はDuPontによって製造されているvv−6
51等がある。スピニング操作する事によってこれらの
接着促進剤の何れかを付与する。そうすることにより、
il!i後に付着させる層と基板10の表面11との間
の付着乃至は接着特性を改善覆ることが可能となる。適
宜のポリイミド物質12を 1.5乃至4 、0 pm
の厚さへスピニング操作覆ることによって付着さゼる。
hシステムズによって製造されているl−I M D
Sや又はDuPontによって製造されているvv−6
51等がある。スピニング操作する事によってこれらの
接着促進剤の何れかを付与する。そうすることにより、
il!i後に付着させる層と基板10の表面11との間
の付着乃至は接着特性を改善覆ることが可能となる。適
宜のポリイミド物質12を 1.5乃至4 、0 pm
の厚さへスピニング操作覆ることによって付着さゼる。
好適実施例に於いては、この場合に使用づるポリイミド
物質12は、Dupont製(7) D I −255
5又ハチハカイキー製(7)XV−218−トIPを有
するものである。スピニング操作によってポリイミドを
ウニ′ハ上へ付与した後に、該物質を空気中においてゆ
っくりと300℃の温度へ加熱し且つ30分間略その温
度状態を維持することによって養生させる。
物質12は、Dupont製(7) D I −255
5又ハチハカイキー製(7)XV−218−トIPを有
するものである。スピニング操作によってポリイミドを
ウニ′ハ上へ付与した後に、該物質を空気中においてゆ
っくりと300℃の温度へ加熱し且つ30分間略その温
度状態を維持することによって養生させる。
次いで、真空蒸着又はプラズマを使用した化学蒸着の何
れかを使用することによってポリイミド12の上表面上
へ約1,300人の厚さに二酸化シリコン14を付着形
成させる。二酸化シリコン14の厚さは後述する特定の
プラズマエツチング工程によって決定されるものではあ
るが、0.1乃至0.3pmの間の厚さとすることが適
切であるということが判明した。
れかを使用することによってポリイミド12の上表面上
へ約1,300人の厚さに二酸化シリコン14を付着形
成させる。二酸化シリコン14の厚さは後述する特定の
プラズマエツチング工程によって決定されるものではあ
るが、0.1乃至0.3pmの間の厚さとすることが適
切であるということが判明した。
二酸化シリコン14の上表面上にポジティブのホ1−レ
ジスト層を従来技術を使用して0.5乃至1.0μmの
厚さに付着形成させる。次いで、ホI・レジメ]−15
を約6分間90℃の温度へ焼成する事によって養生さセ
る。好適実施例に於いては、ホhLzシスト15はSt
+1pleyカンパニー、インコーホレイテッドによっ
て製造されているAZ −1450Jであり、約0 、
5 pmの厚さとする。
ジスト層を従来技術を使用して0.5乃至1.0μmの
厚さに付着形成させる。次いで、ホI・レジメ]−15
を約6分間90℃の温度へ焼成する事によって養生さセ
る。好適実施例に於いては、ホhLzシスト15はSt
+1pleyカンパニー、インコーホレイテッドによっ
て製造されているAZ −1450Jであり、約0 、
5 pmの厚さとする。
次いで、従来の集f^回路製造装置、例えば、〜1a!
11ステッパを使用してホトレジスI−15を露出させ
る。ホ1−レジストを現像し■つ 135°Cの温度で
30分間堅焼りる。周知のプラズマ乃至は反応性イオン
エッヂ〕ノグ装岡を使用して、ホトレジストを除去した
箇所に+3いて二酸化シリコン14をエツチング除去す
る。好適実施例に於いては、この工程をCF4プラズマ
を使用して行なう。次いで、酸素プラズマを使用してポ
リイミドを1ツチンクし7、その結果前られる構成体を
30秒間塩酸内に浸漬して残留物を除去づ−る。本発明
方法の段重に於ける構成体の構造を第2図に示しである
。
11ステッパを使用してホトレジスI−15を露出させ
る。ホ1−レジストを現像し■つ 135°Cの温度で
30分間堅焼りる。周知のプラズマ乃至は反応性イオン
エッヂ〕ノグ装岡を使用して、ホトレジストを除去した
箇所に+3いて二酸化シリコン14をエツチング除去す
る。好適実施例に於いては、この工程をCF4プラズマ
を使用して行なう。次いで、酸素プラズマを使用してポ
リイミドを1ツチンクし7、その結果前られる構成体を
30秒間塩酸内に浸漬して残留物を除去づ−る。本発明
方法の段重に於ける構成体の構造を第2図に示しである
。
次いで、第3図に示し・た如く、所望の物質18を構成
体の全面に口って付着形成させる。典型的には、この物
質18は、下側に存在づる基板10の種々の領域間の接
続体を形成する為に使用される電気的導電性物質である
。この付着工程の71)]間中、構成体を 340℃前
後の温度とさせることが可能である。第3図に示1ノだ
如く、金属18は基板10の上のみならず二酸化シリコ
ン14の上にも付着される。この金属は任意の所望の厚
さとすることが可能であるが、構成体の表面全体に亘っ
て連続的なコーティングを形成することがなく、図示し
た様に間口を部分的にのみ充填する様な十分に薄い厚さ
のものとすることが必要である。勿論、金属18の厚さ
を厚くしたい場合には、ポリーrミド12を厚く付着形
成すれば良い。通常、ポリイミド12は所望の金属18
の厚さJ:りも25%以上大きな厚さに形成される。第
3図に示した様に金属を形成する為には、金属はウェハ
10の上表面11に対して略垂直に付着させることが必
要である。この様にして、ポリイミド12上の金属18
と基板10上の金属18からなる梗々の領域が不連続的
に形成される。
体の全面に口って付着形成させる。典型的には、この物
質18は、下側に存在づる基板10の種々の領域間の接
続体を形成する為に使用される電気的導電性物質である
。この付着工程の71)]間中、構成体を 340℃前
後の温度とさせることが可能である。第3図に示1ノだ
如く、金属18は基板10の上のみならず二酸化シリコ
ン14の上にも付着される。この金属は任意の所望の厚
さとすることが可能であるが、構成体の表面全体に亘っ
て連続的なコーティングを形成することがなく、図示し
た様に間口を部分的にのみ充填する様な十分に薄い厚さ
のものとすることが必要である。勿論、金属18の厚さ
を厚くしたい場合には、ポリーrミド12を厚く付着形
成すれば良い。通常、ポリイミド12は所望の金属18
の厚さJ:りも25%以上大きな厚さに形成される。第
3図に示した様に金属を形成する為には、金属はウェハ
10の上表面11に対して略垂直に付着させることが必
要である。この様にして、ポリイミド12上の金属18
と基板10上の金属18からなる梗々の領域が不連続的
に形成される。
次いで、本構成体を約1時間乾燥窒素内において450
℃−490℃の温度へ加熱さゼる。この加熱処理は、接
着剤層の分子間に存在づるポリマー結合及び接着剤層と
ポリイミド物質との間の結合を破壊する為のものである
。注意すべきことであるが、結合破壊工程と干Pj5−
n−ることなしに部分的に水素を含有させることが可能
であり、1つ、部分的に水素を含有さけた場合には、付
着させた金属の]ンタク1〜苓構成するP!後の通常の
処理1稈【こ於りる450乃¥490℃の温度において
水素アニールを起こさせることが可能となる。
℃−490℃の温度へ加熱さゼる。この加熱処理は、接
着剤層の分子間に存在づるポリマー結合及び接着剤層と
ポリイミド物質との間の結合を破壊する為のものである
。注意すべきことであるが、結合破壊工程と干Pj5−
n−ることなしに部分的に水素を含有させることが可能
であり、1つ、部分的に水素を含有さけた場合には、付
着させた金属の]ンタク1〜苓構成するP!後の通常の
処理1稈【こ於りる450乃¥490℃の温度において
水素アニールを起こさせることが可能となる。
次いで、ボ1ルrミド12と、二酸化シリコン14ど、
二酸化シリコン14の土に付着されて(Xる不要の金属
18とからなるリフ1〜オフ構成体を除去づる。この場
合(こ、以下に記載する2つの方法の何れかを使用して
達成することが可能である。
二酸化シリコン14の土に付着されて(Xる不要の金属
18とからなるリフ1〜オフ構成体を除去づる。この場
合(こ、以下に記載する2つの方法の何れかを使用して
達成することが可能である。
第1の方法に於いては、本(b成体を約30分間湿潤剤
を有する沸騰熱温水内に浸漬させる。次いC1該構成体
を10分間塩1ヒメチレン内で超音波洗浄させる。この
様な沸騰処理及び超音波処理のり一イクルを必要な回数
だt]繰返し?jない、リフh Aフ物賀を除去する。
を有する沸騰熱温水内に浸漬させる。次いC1該構成体
を10分間塩1ヒメチレン内で超音波洗浄させる。この
様な沸騰処理及び超音波処理のり一イクルを必要な回数
だt]繰返し?jない、リフh Aフ物賀を除去する。
その結果1qられる構造を第4図に示しである。
+1 M D Sを使用しI、:揚臼のリットAノ物′
t1を除去づる為の2番目の技417に於いては、本(
構成体を沸騰熱温水内に浸漬し、次いて容積率が60対
4Oの割合で混合させた−1−チレンジアミンとヒドラ
ジン(64%水)の混合物内に約30℃の温度で浸漬さ
せる。この溶液を超音波攪拌させる。その結果、ポリイ
ミドは約30秒乃至10分間の間で完全に薄層化破壊す
るが、金属18は少なくとも15分間影響を受けずに残
存する。この場合に使用するエヂレンジアミンは米国ウ
ィスコンシン州ミルウA−キーのA Idrich会社
から入手することが可能であり、ヒドラジンは米国オハ
イオ州ノアウッドにあるM atbeson Col
eman and B ellから入手することが
可能である。接着剤としてHMDSの代りにV M −
651を使用した場合には、リフ1−オフ物質を除去す
る為には溶液を30分間70℃の温度へ加熱させること
が必要である。
t1を除去づる為の2番目の技417に於いては、本(
構成体を沸騰熱温水内に浸漬し、次いて容積率が60対
4Oの割合で混合させた−1−チレンジアミンとヒドラ
ジン(64%水)の混合物内に約30℃の温度で浸漬さ
せる。この溶液を超音波攪拌させる。その結果、ポリイ
ミドは約30秒乃至10分間の間で完全に薄層化破壊す
るが、金属18は少なくとも15分間影響を受けずに残
存する。この場合に使用するエヂレンジアミンは米国ウ
ィスコンシン州ミルウA−キーのA Idrich会社
から入手することが可能であり、ヒドラジンは米国オハ
イオ州ノアウッドにあるM atbeson Col
eman and B ellから入手することが
可能である。接着剤としてHMDSの代りにV M −
651を使用した場合には、リフ1−オフ物質を除去す
る為には溶液を30分間70℃の温度へ加熱させること
が必要である。
以上、本発明の具体的構成について詳細に説明したが、
本発明はこれら具体例にのみ限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに種々の変
形が可能Cあることは勿論である。
本発明はこれら具体例にのみ限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに種々の変
形が可能Cあることは勿論である。
第1図はパターニングを行なう前の集積回路構成体を示
した断面図、第2図はパターニングを行なった後の状態
を示した断面図、第3図は所望の金属接続体を形成した
後の状態を示した断面図、第4図はリフトオフ物質の接
着結合破壊処理を行なった後の状態を示した断面図、で
ある。 (符号の説明) 10: シリコンウェハ(基板) 12: ポリイミド層 14: 二酸化シリコン層 15: ホトレジスト層 18: 金属 特許出願人 フェアチアイルド カメラアンド イ
ンストルメン1〜 コーポレーション 同 小 橋 正
明手続補正書 昭和58年 9月10日 特許庁長官 若 杉 和 夫 殿 1、事11の表示 昭和58年 特 許 願 第
139525 号2、発明の名称 半導体構成体
上のリフトオフ領域の接着結合破壊方法 3、補正をづる者 事件との関係 特許出願人 コーポレーション 48代理人 5、補正命令の日付 自 発 6、補正により増加する発明の数 な し7、補
正の対象 図 面 8、補正の内容 別紙の通り 135−
した断面図、第2図はパターニングを行なった後の状態
を示した断面図、第3図は所望の金属接続体を形成した
後の状態を示した断面図、第4図はリフトオフ物質の接
着結合破壊処理を行なった後の状態を示した断面図、で
ある。 (符号の説明) 10: シリコンウェハ(基板) 12: ポリイミド層 14: 二酸化シリコン層 15: ホトレジスト層 18: 金属 特許出願人 フェアチアイルド カメラアンド イ
ンストルメン1〜 コーポレーション 同 小 橋 正
明手続補正書 昭和58年 9月10日 特許庁長官 若 杉 和 夫 殿 1、事11の表示 昭和58年 特 許 願 第
139525 号2、発明の名称 半導体構成体
上のリフトオフ領域の接着結合破壊方法 3、補正をづる者 事件との関係 特許出願人 コーポレーション 48代理人 5、補正命令の日付 自 発 6、補正により増加する発明の数 な し7、補
正の対象 図 面 8、補正の内容 別紙の通り 135−
Claims (1)
- 【特許請求の範囲】 1、半導体構成体へ付着されているポリイミド領域を除
去する方法に於いて、前記構成体及び前記ポリイミド領
域を450℃乃至490℃へ加熱し、前記構成体を塩化
メチレン又はエチレンジアミン/ヒドラジンの何れか一
方の溶液内に浸漬し、前記溶液及び前記半導体構成体を
超音波処理することを特徴とする方法。 2、上記第1項に於いて、前記加熱工程が乾燥窒素内に
於いて加熱することを特徴とする方法。 3、上記第2項に於いて、前記加熱工程が約1時間加熱
づる工程であることを特徴とする方法。 4、上記第1項乃至第3項の内の何れか1項に於いて、
前記構成体を浸漬する工程の前に前記構成体を水中で沸
騰させることを特徴とする方法。 5、上記第4項に於いて、前記水が湿潤剤を有すること
を特徴とづる方法。 6、上記第1項乃至第5項の内の何れか1項に於いて、
前記エチレンジアミン/ヒドラジン溶液が約40%容積
のヒドラジンを有することを特徴とする方法。 7、上記第1項乃至第6項の内の何れか1項に於いて、
前記加熱工程が水素を含有する気体中に於いて加熱する
ことを特徴とする方法。
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---|---|---|---|
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63170925A (ja) * | 1986-08-27 | 1988-07-14 | Hitachi Ltd | 基板上に配線を形成する方法およびリフトオフ膜 |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4456675A (en) * | 1983-07-26 | 1984-06-26 | International Business Machines Corporation | Dry process for forming metal patterns wherein metal is deposited on a depolymerizable polymer and selectively removed |
US4539222A (en) * | 1983-11-30 | 1985-09-03 | International Business Machines Corporation | Process for forming metal patterns wherein metal is deposited on a thermally depolymerizable polymer and selectively removed |
DE3604368A1 (de) * | 1985-02-13 | 1986-08-14 | Sharp K.K., Osaka | Verfahren zur herstellung eines duennfilm-transistors |
JPS61242044A (ja) * | 1985-04-19 | 1986-10-28 | Matsushita Electronics Corp | 半導体装置の製造方法 |
US4853669A (en) * | 1985-04-26 | 1989-08-01 | Wisconsin Alumni Research Foundation | Sealed cavity semiconductor pressure transducers and method of producing the same |
US4744863A (en) * | 1985-04-26 | 1988-05-17 | Wisconsin Alumni Research Foundation | Sealed cavity semiconductor pressure transducers and method of producing the same |
US4606998A (en) * | 1985-04-30 | 1986-08-19 | International Business Machines Corporation | Barrierless high-temperature lift-off process |
US4715109A (en) * | 1985-06-12 | 1987-12-29 | Texas Instruments Incorporated | Method of forming a high density vertical stud titanium silicide for reachup contact applications |
JPH0626201B2 (ja) * | 1987-10-15 | 1994-04-06 | 富士通株式会社 | 半導体装置の製造方法 |
EP0511691A3 (en) * | 1988-07-13 | 1993-03-03 | International Business Machines Corporation | Wet etching of cured polyimide |
US4861425A (en) * | 1988-08-22 | 1989-08-29 | International Business Machines Corporation | Lift-off process for terminal metals |
US6989228B2 (en) | 1989-02-27 | 2006-01-24 | Hitachi, Ltd | Method and apparatus for processing samples |
US5868854A (en) * | 1989-02-27 | 1999-02-09 | Hitachi, Ltd. | Method and apparatus for processing samples |
US5232872A (en) * | 1989-05-09 | 1993-08-03 | Fujitsu Limited | Method for manufacturing semiconductor device |
US5006488A (en) * | 1989-10-06 | 1991-04-09 | International Business Machines Corporation | High temperature lift-off process |
US5059500A (en) * | 1990-10-10 | 1991-10-22 | Polaroid Corporation | Process for forming a color filter |
US5140396A (en) * | 1990-10-10 | 1992-08-18 | Polaroid Corporation | Filter and solid state imager incorporating this filter |
US5382315A (en) * | 1991-02-11 | 1995-01-17 | Microelectronics And Computer Technology Corporation | Method of forming etch mask using particle beam deposition |
US5244538A (en) * | 1991-07-26 | 1993-09-14 | Microelectronics And Computer Technology Corporation | Method of patterning metal on a substrate using direct-write deposition of a mask |
US5350487A (en) * | 1993-05-03 | 1994-09-27 | Ameen Thomas J | Method of etching polyimide |
US5925260A (en) * | 1997-01-02 | 1999-07-20 | Micron Technology, Inc. | Removal of polyimide from dies and wafers |
DE19717363C2 (de) * | 1997-04-24 | 2001-09-06 | Siemens Ag | Herstellverfahren für eine Platinmetall-Struktur mittels eines Lift-off-Prozesses und Verwendung des Herstellverfahrens |
US6656313B2 (en) * | 2001-06-11 | 2003-12-02 | International Business Machines Corporation | Structure and method for improved adhesion between two polymer films |
US20060108322A1 (en) * | 2004-11-19 | 2006-05-25 | Wei Wu | Lift-off material |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5127464A (ja) * | 1974-08-23 | 1976-03-08 | Hitachi Ltd | Horiimidokeijushimakuno sentakutekietsuchinguhoho |
JPS5874041A (ja) * | 1981-10-29 | 1983-05-04 | Hitachi Chem Co Ltd | ポリイミド系樹脂用エツチング液 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3988256A (en) * | 1974-04-03 | 1976-10-26 | Allied Chemical Corporation | Photoresist stripper rinse |
US4218283A (en) * | 1974-08-23 | 1980-08-19 | Hitachi, Ltd. | Method for fabricating semiconductor device and etchant for polymer resin |
US4092442A (en) * | 1976-12-30 | 1978-05-30 | International Business Machines Corporation | Method of depositing thin films utilizing a polyimide mask |
JPS5621332A (en) * | 1979-07-31 | 1981-02-27 | Fujitsu Ltd | Manufacture of semiconductor device |
US4451971A (en) * | 1982-08-02 | 1984-06-05 | Fairchild Camera And Instrument Corporation | Lift-off wafer processing |
-
1982
- 1982-08-02 US US06/404,108 patent/US4428796A/en not_active Expired - Lifetime
-
1983
- 1983-07-29 CA CA000433552A patent/CA1192480A/en not_active Expired
- 1983-08-01 EP EP83401592A patent/EP0102281B1/en not_active Expired
- 1983-08-01 JP JP58139525A patent/JPS5944830A/ja active Granted
- 1983-08-01 DE DE8383401592T patent/DE3379133D1/de not_active Expired
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5127464A (ja) * | 1974-08-23 | 1976-03-08 | Hitachi Ltd | Horiimidokeijushimakuno sentakutekietsuchinguhoho |
JPS5874041A (ja) * | 1981-10-29 | 1983-05-04 | Hitachi Chem Co Ltd | ポリイミド系樹脂用エツチング液 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63170925A (ja) * | 1986-08-27 | 1988-07-14 | Hitachi Ltd | 基板上に配線を形成する方法およびリフトオフ膜 |
Also Published As
Publication number | Publication date |
---|---|
DE3379133D1 (en) | 1989-03-09 |
CA1192480A (en) | 1985-08-27 |
EP0102281A3 (en) | 1986-03-26 |
EP0102281B1 (en) | 1989-02-01 |
EP0102281A2 (en) | 1984-03-07 |
US4428796A (en) | 1984-01-31 |
JPH0345895B2 (ja) | 1991-07-12 |
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