JPS5943831B2 - ハンドウタイシユウセキカイロ - Google Patents
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- JPS5943831B2 JPS5943831B2 JP14510875A JP14510875A JPS5943831B2 JP S5943831 B2 JPS5943831 B2 JP S5943831B2 JP 14510875 A JP14510875 A JP 14510875A JP 14510875 A JP14510875 A JP 14510875A JP S5943831 B2 JPS5943831 B2 JP S5943831B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
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Description
【発明の詳細な説明】
本発明は、サイリスタを含む半導体集積回路の構造に関
するものである。
するものである。
第１図は従来のサイリスタの回路を示すものでサイリス
タ１にはアノード２、ゲート３およびカソード４が設け
られ、ゲート３とカソード４の間に抵抗５が接続されて
いる。
タ１にはアノード２、ゲート３およびカソード４が設け
られ、ゲート３とカソード４の間に抵抗５が接続されて
いる。
そして、サイリスタ１自体は、Ｐ型エミッタ６（Ｐ１）
、Ｎ型ベース７（Ｎｉ）、Ｐ型ベース８（Ｐ２）および
Ｎ型エミッタ９（Ｎ２）の４層構造からなつている。第
１図のアノード２とカソード４間に第２図に示すような
一定傾斜の電圧（以下、ランプ関数と称する。
、Ｎ型ベース７（Ｎｉ）、Ｐ型ベース８（Ｐ２）および
Ｎ型エミッタ９（Ｎ２）の４層構造からなつている。第
１図のアノード２とカソード４間に第２図に示すような
一定傾斜の電圧（以下、ランプ関数と称する。
）ＶＡＫを加えると、たとえゲート３に流れ込む外部電
流が存在しなくとも、そのゲート３には第２図に示す電
圧ＶＧが現われる。これは、レート効果と呼ばれ、ラン
プ関数の傾きを徐々に大きくしていつたとき、らようど
サイリスタ点弧時の電圧ＶＡＫの単位時間あたりの電圧
変化ｄｖ／ｄをの値をレート効果のめやすとしており、
通常、この値をｄｖ／ｄｔ耐量あるいは臨界電圧上昇率
と呼んでいる。ランプ関数印加時の第１図のサイリスタ
回路の等価回路は第３図のように表わされる。
流が存在しなくとも、そのゲート３には第２図に示す電
圧ＶＧが現われる。これは、レート効果と呼ばれ、ラン
プ関数の傾きを徐々に大きくしていつたとき、らようど
サイリスタ点弧時の電圧ＶＡＫの単位時間あたりの電圧
変化ｄｖ／ｄをの値をレート効果のめやすとしており、
通常、この値をｄｖ／ｄｔ耐量あるいは臨界電圧上昇率
と呼んでいる。ランプ関数印加時の第１図のサイリスタ
回路の等価回路は第３図のように表わされる。
第３図において、電池Ｄｌは第１図の第１Ｐ１＞Ｎ、接
合１０を、静電容量ＣｏおよびＣｓはそれぞれ第１図の
Ｐ２Ｎｌ接合１１およびＰ２Ｎ２接合１２の静電容量を
近似したものである。
合１０を、静電容量ＣｏおよびＣｓはそれぞれ第１図の
Ｐ２Ｎｌ接合１１およびＰ２Ｎ２接合１２の静電容量を
近似したものである。
なお、電池Ｄ１の電圧値はＶＤとする。この等価回路か
ら明らかなように、アノードＡとカソードＫとの間に電
圧ＶＡＫが加わると、そのゲートＧには次の（１）式に
示すような電圧ＶＧが現われる。
ら明らかなように、アノードＡとカソードＫとの間に電
圧ＶＡＫが加わると、そのゲートＧには次の（１）式に
示すような電圧ＶＧが現われる。
但し、ＲＯＫは第１図の抵抗５の値、Ｋは電圧ＶＡＫの
傾きを表わし、また、ＩＶＡＫｌ〉ＶＤであるとする。
傾きを表わし、また、ＩＶＡＫｌ〉ＶＤであるとする。
電圧ＶＧの定常値ＶＧＳは（１）式においてｔ−＋１と
として得られ、次の（２）式のようになる。
として得られ、次の（２）式のようになる。
もし、この電圧ＶＧＳがＰＮ接合の活性電圧ＶＢ（ほぼ
０．７Ｖ）を越えると、サイリスタ１は点弧する。すな
わら、（２）式において、ＶＧＳをＶＢで置き換えた場
合、そのときの傾きＫがＤＶ／Ｄｔ耐量となり、次の（
３）式のようにあられされる。（３）式より明らかなよ
うに、ＤＶ／Ｄｔ耐量を増大させるためには、接合容量
Ｃ２あるいは抵抗Ｒ。Ｋの値を小さくすればよい。とこ
ろで、接合容量Ｃ２はほとんどサイリスタの寸法で決定
され、あまり小さくすることができないので、通常は抵
抗値ＲＧＫを低くしてＤＶ／Ｄｔ耐量を高めている。
０．７Ｖ）を越えると、サイリスタ１は点弧する。すな
わら、（２）式において、ＶＧＳをＶＢで置き換えた場
合、そのときの傾きＫがＤＶ／Ｄｔ耐量となり、次の（
３）式のようにあられされる。（３）式より明らかなよ
うに、ＤＶ／Ｄｔ耐量を増大させるためには、接合容量
Ｃ２あるいは抵抗Ｒ。Ｋの値を小さくすればよい。とこ
ろで、接合容量Ｃ２はほとんどサイリスタの寸法で決定
され、あまり小さくすることができないので、通常は抵
抗値ＲＧＫを低くしてＤＶ／Ｄｔ耐量を高めている。
ところが、サイリスタ回路の最小ゲート点弧電流１Ｇ１
（サイリスタが点弧するために必要な最小のゲート電流
）は次の（４）式のようにあられされる。
（サイリスタが点弧するために必要な最小のゲート電流
）は次の（４）式のようにあられされる。
ただし、ＩＧＯはＰＮＰＮ接合によつて作られるサイリ
スタ１の最小ゲート点弧電流である。（３）、（４）式
より、ｄ／Ｄｔ耐量とゲート点弧電流ＩＧ′との関係は
次の（５）式のようになる。
スタ１の最小ゲート点弧電流である。（３）、（４）式
より、ｄ／Ｄｔ耐量とゲート点弧電流ＩＧ′との関係は
次の（５）式のようになる。
（５）式より明らかなように、ＩＧｌ〉ＩＧＯとすれば
、ＤＶ／Ｄｔ耐量とゲート点弧電流１Ｇは比例す！る。
、ＤＶ／Ｄｔ耐量とゲート点弧電流１Ｇは比例す！る。
すなわら、素子の安定度を増すため、抵抗値ＲＧＫを低
くしてＤｖ／Ｄｔ耐量を増大させると、それに伴なつて
ゲート点弧電流１Ｇ１が増大してしまう。このゲート点
弧電流１Ｇ１の増大は、サイリスタを駆動するための制
御回路の電力を増大させ、制御回路を含めたサイリスタ
装置の信頼度を著るしく低下させることになる。この点
からは、電流ＩＧは小さい程よいことになる。このため
、ゲート点弧電流１Ｇ１が小さく、しかもＤＶ／Ｄｔ耐
量が大きいサイリスタ回路が必要となり、その解決策と
して第４図に示す回路が考えられている。
くしてＤｖ／Ｄｔ耐量を増大させると、それに伴なつて
ゲート点弧電流１Ｇ１が増大してしまう。このゲート点
弧電流１Ｇ１の増大は、サイリスタを駆動するための制
御回路の電力を増大させ、制御回路を含めたサイリスタ
装置の信頼度を著るしく低下させることになる。この点
からは、電流ＩＧは小さい程よいことになる。このため
、ゲート点弧電流１Ｇ１が小さく、しかもＤＶ／Ｄｔ耐
量が大きいサイリスタ回路が必要となり、その解決策と
して第４図に示す回路が考えられている。
第５図は、第４図の回路の集積化パターンの断面図であ
る。第４図、第５図において、レート効果によつて発生
するサイリスタ１のＮ型ベース７と補助Ｐ型領域１４（
Ｐ３）によつて形成されるコンデンサの充電電流１ｃを
トランジスタ１３のベースに導びき、トランジスタ１３
を飽和状態にして、サイリスタ１のゲート３・カソード
４間より見た等価的な飽和抵抗値（第１図の抵抗値ＲＧ
Ｋに相当する。
る。第４図、第５図において、レート効果によつて発生
するサイリスタ１のＮ型ベース７と補助Ｐ型領域１４（
Ｐ３）によつて形成されるコンデンサの充電電流１ｃを
トランジスタ１３のベースに導びき、トランジスタ１３
を飽和状態にして、サイリスタ１のゲート３・カソード
４間より見た等価的な飽和抵抗値（第１図の抵抗値ＲＧ
Ｋに相当する。
）を小さくして、（３）式に従つてｄ／Ｄｔ耐量を高め
ている。すなわら、サイリスタ１のアノード２に立上り
の急峻なパルス電圧が侵入しても、その立上りの瞬間に
発生するに充分な充電電流１ｃのため、ただらにトラン
ジスタ１３が低抵抗値となり、サイリスタ１のゲート・
カソード間を短絡するので、レート効果によつてゲート
・カソード間に発生する電圧が低くなり、このため、サ
イリスタ１が誤動作することは少なくなる。
ている。すなわら、サイリスタ１のアノード２に立上り
の急峻なパルス電圧が侵入しても、その立上りの瞬間に
発生するに充分な充電電流１ｃのため、ただらにトラン
ジスタ１３が低抵抗値となり、サイリスタ１のゲート・
カソード間を短絡するので、レート効果によつてゲート
・カソード間に発生する電圧が低くなり、このため、サ
イリスタ１が誤動作することは少なくなる。
なお、１５は抵抗である。このことを、第６図および第
７図の等価回路、第８図の動作曲線によつて説明する。
７図の等価回路、第８図の動作曲線によつて説明する。
第６図は、第４図のサイリスタ１のアノード・カソード
間に立上りの急峻な電圧パルスが加わつた場合の等価回
路である。
間に立上りの急峻な電圧パルスが加わつた場合の等価回
路である。
図中、静電容量１８および２０の値Ｃ２，Ｃ３、抵抗１
５の抵抗値Ｒ。Ｋは第３図と同じものである。静電容量
１９の値Ｃ４は第４図、第５図におけるＮ型ベース７と
補助Ｐ型領域１４のＰ３Ｎｌ接合の接合容量である。い
ま、アノード・カソード間に加わる電圧ＶＡＫの傾きを
一定値Ｋとする。このとき、第６図の回路定数Ｃ２，Ｃ
４は第７図に示すように、２つの定電流源２２，２１に
よつてあられされ、その電流値１２，Ｉｃは次の（６）
，（７）式のようになる。１２：ＫＣ２・・・・・・・
・・（６） したがつて、第７図にランプ関数を印加した場合の定常
状態におけるトランジスタ１３の動作特性曲線は、第８
図の１１のようになる。
５の抵抗値Ｒ。Ｋは第３図と同じものである。静電容量
１９の値Ｃ４は第４図、第５図におけるＮ型ベース７と
補助Ｐ型領域１４のＰ３Ｎｌ接合の接合容量である。い
ま、アノード・カソード間に加わる電圧ＶＡＫの傾きを
一定値Ｋとする。このとき、第６図の回路定数Ｃ２，Ｃ
４は第７図に示すように、２つの定電流源２２，２１に
よつてあられされ、その電流値１２，Ｉｃは次の（６）
，（７）式のようになる。１２：ＫＣ２・・・・・・・
・・（６） したがつて、第７図にランプ関数を印加した場合の定常
状態におけるトランジスタ１３の動作特性曲線は、第８
図の１１のようになる。
第７図において、定電流源２２よりの電流１２はほとん
どトランジスタ１３のコレクタに流れ込む。これは抵抗
１５の値ＲＧＫが比較的高い上に、トランジスタ１３の
コレクタ・エミツタ間飽和電圧ＶＣＥが０．５Ｖ以下で
あることによる。いま、ランプ関数の傾きをＫ。
どトランジスタ１３のコレクタに流れ込む。これは抵抗
１５の値ＲＧＫが比較的高い上に、トランジスタ１３の
コレクタ・エミツタ間飽和電圧ＶＣＥが０．５Ｖ以下で
あることによる。いま、ランプ関数の傾きをＫ。
とし、そのときの電流源２２の電流値を。とすれば、定
常状態における動作点はＯ点となり、このとき、コレク
タ・エミツタ間電圧ＶＣＥはＶ。となる。この状態では
電圧Ｖ。がサイリスタの活性電圧ＶＧＫＢ（約０．７Ｖ
）より低いので、サイリスタは点弧しない。電圧ＶＡＫ
の傾きＫが徐々に増加するにしたがい、動作点は曲線１
１に沿つてＯ点からＰ点に向つて移動する（傾きＫの変
化によつて電流２も変るため）。動作点がＰになると、
電圧ＶＣＥが活性電圧ＧＫＢと等しくなり、この点を通
過すると、サイリスタは点弧する。すなわら、このとき
の傾きＫがＤＶ／Ｄｔ耐量となる。もし、このとき、何
らかの手段でベース電流１ｃをＩｃに増加できるとすれ
ば、特性曲線は１１から１２に移動する。曲線１２にお
ける点弧点はｑとなり、このとき、コレクタ電流はＩ，
となり、Ｉ，〉ｏであるから、ＤＶ／Ｄｔ耐量は１１／
ＩＯ倍だけ増加する。これは、コレクタ電流がランプ関
数の傾きに比例するからである。したがつて、ベース電
流１ｃを増加することによつて、ＤＶ／Ｄｔ耐量を向上
させることができる。このベース電流を増加させるには
、接合容量１９の値Ｃ４を増加させればよいことになる
。ところで、第９図ａおよびｂは、それぞれ第５図のサ
イリスタパターンの拡大断面図および平面図を示す。
常状態における動作点はＯ点となり、このとき、コレク
タ・エミツタ間電圧ＶＣＥはＶ。となる。この状態では
電圧Ｖ。がサイリスタの活性電圧ＶＧＫＢ（約０．７Ｖ
）より低いので、サイリスタは点弧しない。電圧ＶＡＫ
の傾きＫが徐々に増加するにしたがい、動作点は曲線１
１に沿つてＯ点からＰ点に向つて移動する（傾きＫの変
化によつて電流２も変るため）。動作点がＰになると、
電圧ＶＣＥが活性電圧ＧＫＢと等しくなり、この点を通
過すると、サイリスタは点弧する。すなわら、このとき
の傾きＫがＤＶ／Ｄｔ耐量となる。もし、このとき、何
らかの手段でベース電流１ｃをＩｃに増加できるとすれ
ば、特性曲線は１１から１２に移動する。曲線１２にお
ける点弧点はｑとなり、このとき、コレクタ電流はＩ，
となり、Ｉ，〉ｏであるから、ＤＶ／Ｄｔ耐量は１１／
ＩＯ倍だけ増加する。これは、コレクタ電流がランプ関
数の傾きに比例するからである。したがつて、ベース電
流１ｃを増加することによつて、ＤＶ／Ｄｔ耐量を向上
させることができる。このベース電流を増加させるには
、接合容量１９の値Ｃ４を増加させればよいことになる
。ところで、第９図ａおよびｂは、それぞれ第５図のサ
イリスタパターンの拡大断面図および平面図を示す。
いま、第９図のサイリスタのアノード２に正電圧を、カ
ソード４および補助Ｐ型領域１４の集電極２３に負電圧
を印加した場合を考える。
ソード４および補助Ｐ型領域１４の集電極２３に負電圧
を印加した場合を考える。
この状態は、アノード２に第２図のＶＡＫに相当する正
極性パルスが到来した場合に相当する。このとき、Ｐｌ
ＮｌＰ３層に注目すると、ＰｌＮｌ接合は順バイアス、
ＮｌＰ３接合は逆バイアス状態となり、印加電圧の大部
分はＮｌＰ３接合で負担し、この部分には空乏層が生ず
る。
極性パルスが到来した場合に相当する。このとき、Ｐｌ
ＮｌＰ３層に注目すると、ＰｌＮｌ接合は順バイアス、
ＮｌＰ３接合は逆バイアス状態となり、印加電圧の大部
分はＮｌＰ３接合で負担し、この部分には空乏層が生ず
る。
第１０図ａおよびｂはこの時の空乏層を示す断面図およ
び平面図で、ＮｌＰ３の接合に沿つて空乏層３０は延び
、印加電圧が大きくなる程、その厚さｄは増大する。
び平面図で、ＮｌＰ３の接合に沿つて空乏層３０は延び
、印加電圧が大きくなる程、その厚さｄは増大する。
第１０図の空乏層３０による静電容量Ｃｃはほぼ次の（
８）式のようになる。なお、四隅の円弧の部分を省略し
、側面と底面が平行であるとする。一 ０ −
″ ゛ ″
ただし、εは誘電率である。
８）式のようになる。なお、四隅の円弧の部分を省略し
、側面と底面が平行であるとする。一 ０ −
″ ゛ ″
ただし、εは誘電率である。
しかし、この場合、空乏層の面積をそれほど大きくする
ことができないので、それによつて静電容量を大きくす
ることができず、したがつて、ＤＶ／Ｄｔ耐量をそれほ
ど大きくできないという問題があつた。
ことができないので、それによつて静電容量を大きくす
ることができず、したがつて、ＤＶ／Ｄｔ耐量をそれほ
ど大きくできないという問題があつた。
本発明は、補助領域を複数個に分離し、空乏層の面積を
大巾に大きくすることにより、ＤＶ／Ｄｔ耐量を大巾に
改善することができる半導体集積回路を提供するもので
ある。
大巾に大きくすることにより、ＤＶ／Ｄｔ耐量を大巾に
改善することができる半導体集積回路を提供するもので
ある。
以下、本発明の実施例を図面により詳細に説明する。
第１１図ａおよびｂは本発明による半導体集積回路の一
部の一実施例のパターン断面図および平面図を示すもの
で、補助Ｐ型領域が多数個に分割され、それらが網状に
配置されている。
部の一実施例のパターン断面図および平面図を示すもの
で、補助Ｐ型領域が多数個に分割され、それらが網状に
配置されている。
すなわら、補助Ｐ型領域がｎ個の領域３１〜３２に網目
状に分割され、それらは導体で電気的に接続され、一つ
の集電極２３を構成する。それぞれの領域３１〜３２は
同時あるいは別々に拡散することによつて形成される。
第１２図ａおよびｂは第１１図のパターンにおける空乏
層の発生状態を説明するために一部拡大して示す断面図
および平面図で、空乏層３３は各領域３１〜３２とＮ型
ベース７との間に生じ、各領域３１〜３２の間に入るこ
むようになつている。
状に分割され、それらは導体で電気的に接続され、一つ
の集電極２３を構成する。それぞれの領域３１〜３２は
同時あるいは別々に拡散することによつて形成される。
第１２図ａおよびｂは第１１図のパターンにおける空乏
層の発生状態を説明するために一部拡大して示す断面図
および平面図で、空乏層３３は各領域３１〜３２とＮ型
ベース７との間に生じ、各領域３１〜３２の間に入るこ
むようになつている。
そのため、第１０図に示す空乏層３０の面積より、第１
２図に示す空乏層３３の面積が増大することになり、こ
の場合の静電容量も大きくなる。すなわら、第１１図お
よび第１２図の場合の静電容量ＣＣＭはほぼ次の（９）
式のようになる。但し、Ｋｌ，Ｋ２，Ｋ３，Ｋ４，Ｋ５
は補助Ｐ型領域を分割したことによる補正係数で、１よ
りわずかに小さい。また、ε，Ｄ，ａ，ｂ，ｋは（８）
式のものに対応する。したがつて、大まかに考えて、第
１０図の従来のものに比べて（１４Ｋ４ａ＋２Ｋ５ｂ）
ｈだけ面積が増加し、通常、数倍の面積の増大が計れる
。
２図に示す空乏層３３の面積が増大することになり、こ
の場合の静電容量も大きくなる。すなわら、第１１図お
よび第１２図の場合の静電容量ＣＣＭはほぼ次の（９）
式のようになる。但し、Ｋｌ，Ｋ２，Ｋ３，Ｋ４，Ｋ５
は補助Ｐ型領域を分割したことによる補正係数で、１よ
りわずかに小さい。また、ε，Ｄ，ａ，ｂ，ｋは（８）
式のものに対応する。したがつて、大まかに考えて、第
１０図の従来のものに比べて（１４Ｋ４ａ＋２Ｋ５ｂ）
ｈだけ面積が増加し、通常、数倍の面積の増大が計れる
。
例えばａ＝ｂ＝ｈとした時、その面積は４．２倍になる
。このように、空乏層の面積の増大に伴なつて、静電容
量も増大し、結果的に、ＢＶ／Ｄｔ耐量を著るしく改善
することができる。第１３図は本発明による半導体集積
回路の他の実施例のパターン平面図で、この例では補助
Ｐ型領域は５分割されている。
。このように、空乏層の面積の増大に伴なつて、静電容
量も増大し、結果的に、ＢＶ／Ｄｔ耐量を著るしく改善
することができる。第１３図は本発明による半導体集積
回路の他の実施例のパターン平面図で、この例では補助
Ｐ型領域は５分割されている。
そして、分割されたそれぞれの領域３１〜３２の接続部
３４が導体で共通に接続された集電極２３を構成してい
る。また、サイリスタのアノード２側のＰ型エミツタ６
はコの字状に形成され、それによつて、ゲート３側のＰ
型ベース８を取り囲むようになつており、電流の拡がり
を均一にしている。この構造ではＰ型エミツタ６のＰ型
ベース８との反対側を全て領域３１〜３２として利用で
き、この領域はゲート３を構成するＰ型ベース８とはか
なり離れており、Ｐ，ＮｌＰ３の電流増幅率はＰｌＮｌ
Ｐ２に比較してかなり小さい。したがつてＰｌＮｌＰ３
を流れる電流は接合容量を充電する電流が大部分であり
、直流電流分は無視できる。すなわち、領域３１〜３２
はサイリスタの制御動作にはほとんど影響をおよぼさず
、サイリスタのアノード２の電圧が急変した時のみ過渡
電流（充電電流）を発生する。
３４が導体で共通に接続された集電極２３を構成してい
る。また、サイリスタのアノード２側のＰ型エミツタ６
はコの字状に形成され、それによつて、ゲート３側のＰ
型ベース８を取り囲むようになつており、電流の拡がり
を均一にしている。この構造ではＰ型エミツタ６のＰ型
ベース８との反対側を全て領域３１〜３２として利用で
き、この領域はゲート３を構成するＰ型ベース８とはか
なり離れており、Ｐ，ＮｌＰ３の電流増幅率はＰｌＮｌ
Ｐ２に比較してかなり小さい。したがつてＰｌＮｌＰ３
を流れる電流は接合容量を充電する電流が大部分であり
、直流電流分は無視できる。すなわち、領域３１〜３２
はサイリスタの制御動作にはほとんど影響をおよぼさず
、サイリスタのアノード２の電圧が急変した時のみ過渡
電流（充電電流）を発生する。
Ｎ３Ｐ４Ｎ４はＮＰＮのトランジスタを構成し、このベ
ース３８（Ｐ４）には領域３１〜３２の集電極２３が接
続されている。なお、３５は絶縁層である。第１４図は
本発明による半導体集積回路のさらに他の実施例のパタ
ーン平面図で、サイリスタの構造が第１３図のそれとは
異なつている。
ース３８（Ｐ４）には領域３１〜３２の集電極２３が接
続されている。なお、３５は絶縁層である。第１４図は
本発明による半導体集積回路のさらに他の実施例のパタ
ーン平面図で、サイリスタの構造が第１３図のそれとは
異なつている。
この図では、ゲート３がコ字状に形成され、その中にカ
ソード４が配置され、このゲート３でアノード２を囲む
ようになつている。
ソード４が配置され、このゲート３でアノード２を囲む
ようになつている。
そして、このゲート３のアノード２との反対側に分割さ
れた領域３１〜３２が形成されている。このような構造
では、サイリスタの制御Ｏ弧）動作中における電流はほ
とんどＰｌＮｌＰ２Ｎ２で処理されるので、領域３１〜
３２への洩れは極めて少なく、したがつて、ＰｌＮｌＰ
２Ｎ２とＰｌＮ，Ｐ３の構造設計を独立に行ない得ると
いう特徴がある。
れた領域３１〜３２が形成されている。このような構造
では、サイリスタの制御Ｏ弧）動作中における電流はほ
とんどＰｌＮｌＰ２Ｎ２で処理されるので、領域３１〜
３２への洩れは極めて少なく、したがつて、ＰｌＮｌＰ
２Ｎ２とＰｌＮ，Ｐ３の構造設計を独立に行ない得ると
いう特徴がある。
第１５図は、本発明による半導体集積回路のさらに他の
実施例のパターン平面図を示すもので、分割された領域
３１〜３２がアノード２の周囲に配置されている。その
他の構造は第１３図の場合と全く同じである。この場合
には、接合容量をさらに大きくすることができるという
特徴を有している。第１６図は本発明による半導体集積
回路のさらに他の実施例のパターン平面図を示すもので
、第１７図は第１６図の回路図である。
実施例のパターン平面図を示すもので、分割された領域
３１〜３２がアノード２の周囲に配置されている。その
他の構造は第１３図の場合と全く同じである。この場合
には、接合容量をさらに大きくすることができるという
特徴を有している。第１６図は本発明による半導体集積
回路のさらに他の実施例のパターン平面図を示すもので
、第１７図は第１６図の回路図である。
このような回路では、カソード４に立下りの急峻なパル
ス電圧が加わつた場合に、サイリスタ１が誤動作しない
ように、ＰＮＰトランジスタ３６およびサイリスタ１の
Ｐ型ベース８を利用して、サイリスタ１のＰｌＮｌ接合
１０を短絡するものである。
ス電圧が加わつた場合に、サイリスタ１が誤動作しない
ように、ＰＮＰトランジスタ３６およびサイリスタ１の
Ｐ型ベース８を利用して、サイリスタ１のＰｌＮｌ接合
１０を短絡するものである。
そのために、Ｐ型ベース８に補助Ｎ領域３７を有し、そ
れが複数個に分割されており、その部分の充電電流１ｃ
は集電極３９に集められて、ＰＮＰトランジスタ３６の
ベース領域４０（Ｎ４）に供給されている。すなわら、
カソード４に立下りの急峻なパルスが到来すると、サイ
リスタ１のＰ２Ｎ２接合１２は順バイアス状態となり、
Ｐ２Ｎｌ接合１１、Ｐ２Ｎ３接合４１は逆バイアス状態
となり、接合容量を充電する電流がそれぞれ流れる。こ
のうら、Ｐ２Ｎ３接合４１の充電電流１ｃはトランジス
タ３６のベース４０を通つて流れるので、トランジスタ
３６は急速に飽和し、Ｐ，Ｎ，接合１０を短絡するよう
に動作する。以上述べたように、本発明によれば、集積
回路の製造工程を増加することなく、サイリスタのＤＶ
／Ｄｔ耐量を著るしく改善することができる。
れが複数個に分割されており、その部分の充電電流１ｃ
は集電極３９に集められて、ＰＮＰトランジスタ３６の
ベース領域４０（Ｎ４）に供給されている。すなわら、
カソード４に立下りの急峻なパルスが到来すると、サイ
リスタ１のＰ２Ｎ２接合１２は順バイアス状態となり、
Ｐ２Ｎｌ接合１１、Ｐ２Ｎ３接合４１は逆バイアス状態
となり、接合容量を充電する電流がそれぞれ流れる。こ
のうら、Ｐ２Ｎ３接合４１の充電電流１ｃはトランジス
タ３６のベース４０を通つて流れるので、トランジスタ
３６は急速に飽和し、Ｐ，Ｎ，接合１０を短絡するよう
に動作する。以上述べたように、本発明によれば、集積
回路の製造工程を増加することなく、サイリスタのＤＶ
／Ｄｔ耐量を著るしく改善することができる。
第１図は従来の半導体集積回路の回路図、第２図はレー
ト効果を説明するための波形説明図、第３図は第１図の
等価回路図を示す回路、第４図は従来の半導体集積回路
の回路図、第５図は第４図のパターンの断面図、第６図
および第７図は第４図の等価回路を示す回路図、第８図
は第４図の動作特性を示す説明図、第９図および第１０
図はそれぞれ第５図の一部拡大断面図および平面図、第
１１図ａおよびｂはそれぞれ本発明による半導体集積回
路の一部のパターンの断面図および平面図、第１２図ａ
およびｂはそれぞれ第１１図の一部拡大断面図および平
面図、第１３〜１６図はそれぞれ本発明による半導体集
積回路の他の実施秒すパターンの平面図、第１７図は第
１６図ａを示す回路図である。 符号の説明、１・・・・・・サイリスタ、６・・・・・
・１ミツタ、７・・・・・・Ｎ型ベース、８・・・・・
・Ｐ型ベース、９・・・・・・Ｎ型エミツタ、１３・・
・・・・トランジスタ、１４，３１，３２・・・・・・
補助Ｐ領域。
ト効果を説明するための波形説明図、第３図は第１図の
等価回路図を示す回路、第４図は従来の半導体集積回路
の回路図、第５図は第４図のパターンの断面図、第６図
および第７図は第４図の等価回路を示す回路図、第８図
は第４図の動作特性を示す説明図、第９図および第１０
図はそれぞれ第５図の一部拡大断面図および平面図、第
１１図ａおよびｂはそれぞれ本発明による半導体集積回
路の一部のパターンの断面図および平面図、第１２図ａ
およびｂはそれぞれ第１１図の一部拡大断面図および平
面図、第１３〜１６図はそれぞれ本発明による半導体集
積回路の他の実施秒すパターンの平面図、第１７図は第
１６図ａを示す回路図である。 符号の説明、１・・・・・・サイリスタ、６・・・・・
・１ミツタ、７・・・・・・Ｎ型ベース、８・・・・・
・Ｐ型ベース、９・・・・・・Ｎ型エミツタ、１３・・
・・・・トランジスタ、１４，３１，３２・・・・・・
補助Ｐ領域。
Claims (1)
- 【特許請求の範囲】 １ 表面に第１の主端子を有する第１導電型の第１の半
導体層、該第１の半導体層に隣接する第２導電型の第２
の半導体層、該第２の半導体層に隣接し、表面に制御端
子を有する第１導電型の第３の半導体層、該第３の半導
体層に隣接し、表面に第２の主端子を有する第２導電型
の第４の半導体層、上記第２の半導体層内に表面に露出
する様に複数個分離して形成される第１導電型の第５の
半導体層を有する第１の半導体素子と、上記第１の半導
体素子の第３の半導体層に接続される第２導電型の第６
の半導体層、該第６の半導体層に隣接し、上記第１の半
導体層素子の上記複数個の第５の半導体層に接続される
第１導電型の第７の半導体層、該第７の半導体層に隣接
し、上記第１の半導体素子の第４の半導体層に接続され
る第２導電型の第８の半導体層を有する第２の半導体素
子とを具備することを特徴とする半導体集積回路。 ２ 表面に第１の主端子を有する第１導電型の第１の半
導体層、該第１の半導体層に隣接し、表面に制御端子を
有する第２導電型の第２の半導体層、該第２の半導体層
に隣接する第１導電型の第３の半導体層、該第３の半導
体層に隣接し、表面に第２の主端子を有する第２導電型
の第４の半導体層、上記第２の半導体層内に表面に露出
する様に複数個分離して形成される第１導電型の第５の
半導体層を有する第１の半導体素子と、上記第１の半導
体素子の第３の半導体層に接続される第２導電型の第６
の半導体層、該第６の半導体層に隣接し、上記第１の半
導体素子の上記複数個の第５の半導体層に接続される第
１導電型の第７の半導体層、該第７の半導体層に隣接し
、上記第１の半導体素子の第４の半導体層に接続される
第２導電型の第８の半導体層を有する第２の半導体素子
とを具備することを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14510875A JPS5943831B2 (ja) | 1975-12-08 | 1975-12-08 | ハンドウタイシユウセキカイロ |
| DE19762655622 DE2655622A1 (de) | 1975-12-08 | 1976-12-08 | Thyristor mit hohem dv/dt-wert der aenderungsfestigkeit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14510875A JPS5943831B2 (ja) | 1975-12-08 | 1975-12-08 | ハンドウタイシユウセキカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5269586A JPS5269586A (en) | 1977-06-09 |
| JPS5943831B2 true JPS5943831B2 (ja) | 1984-10-24 |
Family
ID=15377554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14510875A Expired JPS5943831B2 (ja) | 1975-12-08 | 1975-12-08 | ハンドウタイシユウセキカイロ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS5943831B2 (ja) |
| DE (1) | DE2655622A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574168A (en) * | 1978-11-28 | 1980-06-04 | Oki Electric Ind Co Ltd | Pnpn switch |
| JPS5617067A (en) * | 1979-07-20 | 1981-02-18 | Hitachi Ltd | Semiconductor switch |
-
1975
- 1975-12-08 JP JP14510875A patent/JPS5943831B2/ja not_active Expired
-
1976
- 1976-12-08 DE DE19762655622 patent/DE2655622A1/de active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5269586A (en) | 1977-06-09 |
| DE2655622A1 (de) | 1977-06-23 |
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