JPS594053A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS594053A JPS594053A JP11283482A JP11283482A JPS594053A JP S594053 A JPS594053 A JP S594053A JP 11283482 A JP11283482 A JP 11283482A JP 11283482 A JP11283482 A JP 11283482A JP S594053 A JPS594053 A JP S594053A
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- substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法に係り、特に金属珪化物
(メタル・シリサイド)配線が形成される半導体装置の
製造方法に関する。
(メタル・シリサイド)配線が形成される半導体装置の
製造方法に関する。
(b) 技術の背景
半導体ICの高密度高集積化に伴い、その配線幅も大幅
に縮小されてきている。
に縮小されてきている。
(e) 従来技術と問題点
従来MO8ICに於て、ビット練成るいはワード線の何
れか一方となる下層配線は、下層配線形成後の製造工程
で付加される高温処理に耐性を有する多結晶シリコンで
形成されていた。
れか一方となる下層配線は、下層配線形成後の製造工程
で付加される高温処理に耐性を有する多結晶シリコンで
形成されていた。
しかし該多結晶Si配Sはアルミニウム(Al )吟か
らなる金属配線に比べて2〔桁〕以上高い抵抗率1する
ため、上記のようにICが高密度化し配線幅が著しく狭
くなってくると、その配線抵抗によってICの動作速度
が低下するという間組が生じてくる。
らなる金属配線に比べて2〔桁〕以上高い抵抗率1する
ため、上記のようにICが高密度化し配線幅が著しく狭
くなってくると、その配線抵抗によってICの動作速度
が低下するという間組が生じてくる。
そこで高温に耐え且つ低比抵抗を有する一F層配線拐料
として選ばれたのが、モリブデン・シリサイド(Mo5
t、 ) 、タングステン※シリサイド(WSix )
+ タンタル・シリサイド(Tacit ) +チタ
ニウム・シリサイド(’rtsit ) 、 ニオビウ
ム鳴シリサイド(NbSi* ) r コバルト・シリ
サイド(Co512)等の1一点金属珪化物(メタル・
シリサイド)である。
として選ばれたのが、モリブデン・シリサイド(Mo5
t、 ) 、タングステン※シリサイド(WSix )
+ タンタル・シリサイド(Tacit ) +チタ
ニウム・シリサイド(’rtsit ) 、 ニオビウ
ム鳴シリサイド(NbSi* ) r コバルト・シリ
サイド(Co512)等の1一点金属珪化物(メタル・
シリサイド)である。
しかし該筒融点金楓珪化物(メタル・シリサイド)配線
は、従来方法で形成した不純物拡散領域面と接続させた
際、、 All配管に比べて10(倍〕以上の極めて
高い接続抵抗となる。
は、従来方法で形成した不純物拡散領域面と接続させた
際、、 All配管に比べて10(倍〕以上の極めて
高い接続抵抗となる。
これは従来の不純物拡散領域の形成方法に問題がある。
即ち従来の方法に於ては、半導体基板面に不純物をイオ
ン注入法で導入[7た後、該導入領域面が極めて薄い酸
化膜で情われた状態成るいけ裸の状態に於て、♀素(N
t)’ti−の非ty化性ガス中で導入不純物を高温拡
散させて不純物拡散領域を形成していた。
ン注入法で導入[7た後、該導入領域面が極めて薄い酸
化膜で情われた状態成るいけ裸の状態に於て、♀素(N
t)’ti−の非ty化性ガス中で導入不純物を高温拡
散させて不純物拡散領域を形成していた。
そのため該高温拡散に際して不純物拡散領域表ノ一部の
不純物が外方拡散(アウト・ディフユーズ)して、該嚢
層部に極めて薄い高シート抵抗の層が形成される。そし
て高融点金属珪化物配線の場合kj:A/配線と異なり
、Siと訪換して該高シート抵抗層を貫通し更に下部の
不純物拡散領域と直接に接続するというような性質を持
た々いため、高融点金属珪化物配線と不純物拡散領域と
の接続部に前記篩シート抵抗層が介在する構造になるこ
とによる。
不純物が外方拡散(アウト・ディフユーズ)して、該嚢
層部に極めて薄い高シート抵抗の層が形成される。そし
て高融点金属珪化物配線の場合kj:A/配線と異なり
、Siと訪換して該高シート抵抗層を貫通し更に下部の
不純物拡散領域と直接に接続するというような性質を持
た々いため、高融点金属珪化物配線と不純物拡散領域と
の接続部に前記篩シート抵抗層が介在する構造になるこ
とによる。
(d) 発明の目的
本発明は、不純物拡散領域と高融点金属珪化物配線との
低い接続抵抗が得られる千導体装置の製造方法を提供し
、上記問題点を除去することを目的とする。
低い接続抵抗が得られる千導体装置の製造方法を提供し
、上記問題点を除去することを目的とする。
(e) 発明の構成
即ち本発明は半導体装動の製造方法に於て、半導体層に
不純物をイオン注入じ、該半導体層の表面を応力緩和用
酸化膜を介して窒化珪素膜で覆って、前記注入不純物を
半導体ノー内に熱拡散せしめた後、前記窒化珪素膜及び
応力緩和用酸化膜を貫く開孔を形成し、該開孔に於て前
記半導体層に接する金属珪化物配線を形成する工程を有
することを特徴とする。
不純物をイオン注入じ、該半導体層の表面を応力緩和用
酸化膜を介して窒化珪素膜で覆って、前記注入不純物を
半導体ノー内に熱拡散せしめた後、前記窒化珪素膜及び
応力緩和用酸化膜を貫く開孔を形成し、該開孔に於て前
記半導体層に接する金属珪化物配線を形成する工程を有
することを特徴とする。
(f) 発明の実施例
以下本発明を一実施例について、駆1図乃至第5図に示
す工程断1m図を用いて訂−細に説明する。
す工程断1m図を用いて訂−細に説明する。
なお第1図乃至鳩5崗に於て同一領域は同一記号で示す
。
。
本発明の方法を用いて、例えばnチャネルMO8ICダ
イナミックメモリを形成するには、第1図に示すよう罠
、通常の方法により素子間分離絶縁膜1及びp4型チャ
ネル・カット領域2が形成されたp型SI基板3上に、
通常の熱酸化法((より400〜500 CA )程度
の19さのキャパシタ用酸化膜4を形成する。次に該基
板上に減圧気相成長(CVD)法で厚さ4000(A)
8度のりん(P)ドープ多結晶81層5を形成し、次い
で1100(℃)程度の水蒸気酸化法により該多結晶S
t層層表表面厚さ4001A)程度の酸化膜6を形成し
、次いで通算の方法でパターンニングを行って、キャパ
シタ用酸化膜4.りんドープ多結晶Si層5及び酸化膜
6からなるキャバシク部Cを形成する。
イナミックメモリを形成するには、第1図に示すよう罠
、通常の方法により素子間分離絶縁膜1及びp4型チャ
ネル・カット領域2が形成されたp型SI基板3上に、
通常の熱酸化法((より400〜500 CA )程度
の19さのキャパシタ用酸化膜4を形成する。次に該基
板上に減圧気相成長(CVD)法で厚さ4000(A)
8度のりん(P)ドープ多結晶81層5を形成し、次い
で1100(℃)程度の水蒸気酸化法により該多結晶S
t層層表表面厚さ4001A)程度の酸化膜6を形成し
、次いで通算の方法でパターンニングを行って、キャパ
シタ用酸化膜4.りんドープ多結晶Si層5及び酸化膜
6からなるキャバシク部Cを形成する。
次いで通常の熱酸化法により厚さ400〜500[A)
程度のゲート酸化膜7を形成し、次いで該基板上に通常
通り化学気相成長(CVD)法によシ3000〜400
0[A)程度の〃さの多結晶シリコン(Sl)層を形成
し、辿當の方法で該多結晶Si層のハターンニングを行
ってケート酸化膜7上に多結晶81ゲート電極8を3b
成し、次いで通常通り該多結晶Stゲート霜1極8をマ
スクとして該基板面にゲート7V化膜7全通して、例メ
、ばひ素(As)を加速エネルギー120 (KeV)
、注入ij4X1015(atm/crI)程度の注
入条件でイオン注入し、p型St基板3の上面部にAs
注入領域9a、9bを選択的に形成すると同時に、多結
晶Stゲート電極8の上面部にもへ8注入領域9ck形
成する。
程度のゲート酸化膜7を形成し、次いで該基板上に通常
通り化学気相成長(CVD)法によシ3000〜400
0[A)程度の〃さの多結晶シリコン(Sl)層を形成
し、辿當の方法で該多結晶Si層のハターンニングを行
ってケート酸化膜7上に多結晶81ゲート電極8を3b
成し、次いで通常通り該多結晶Stゲート霜1極8をマ
スクとして該基板面にゲート7V化膜7全通して、例メ
、ばひ素(As)を加速エネルギー120 (KeV)
、注入ij4X1015(atm/crI)程度の注
入条件でイオン注入し、p型St基板3の上面部にAs
注入領域9a、9bを選択的に形成すると同時に、多結
晶Stゲート電極8の上面部にもへ8注入領域9ck形
成する。
次いでぶつ酸(HF’)系の液により基板面に表出して
いるケート酸化膜をエツチング除去した後、改めて乾燥
酸素中に於て、950(℃〕程度の温度で熱酸化を行な
い、第2図に示すようにAs注入領域9a、9bの上面
及び多結晶Stゲートー極8の表面に200〜300
CA )程度の厚さの応力緩和用二酸化珪素(SiO2
)膜10を形成し、次いで通常のCVD法により該基板
−ヒに400〜600[A)程度の厚さの窒化珪素(5
i3N4)膜11を形成する0 次いで8143図に示すように、該基板上に通常のCV
D法を用いてシん珪酸ガラス(PSG)成るいは5tO
2からなる厚さ5000〜7000 (A )程度の下
層絶縁膜12を形成し、次いでエツチング手段に玉ふっ
化メタン(CHF*)智・Vこよるリアクティブ・イオ
ンエツチング(RIE)法を用いる通常のフォト・エツ
チング手段により、前記下層絶縁膜12に前記As注入
へ(域上部の5isNdl’J 11面を表出するコン
タクト・ホール13を形成する。
いるケート酸化膜をエツチング除去した後、改めて乾燥
酸素中に於て、950(℃〕程度の温度で熱酸化を行な
い、第2図に示すようにAs注入領域9a、9bの上面
及び多結晶Stゲートー極8の表面に200〜300
CA )程度の厚さの応力緩和用二酸化珪素(SiO2
)膜10を形成し、次いで通常のCVD法により該基板
−ヒに400〜600[A)程度の厚さの窒化珪素(5
i3N4)膜11を形成する0 次いで8143図に示すように、該基板上に通常のCV
D法を用いてシん珪酸ガラス(PSG)成るいは5tO
2からなる厚さ5000〜7000 (A )程度の下
層絶縁膜12を形成し、次いでエツチング手段に玉ふっ
化メタン(CHF*)智・Vこよるリアクティブ・イオ
ンエツチング(RIE)法を用いる通常のフォト・エツ
チング手段により、前記下層絶縁膜12に前記As注入
へ(域上部の5isNdl’J 11面を表出するコン
タクト・ホール13を形成する。
そしてその後該基板を窒素(N2)中、 1050
(’C;)で例えば10〔分〕程度加熱して前記注入A
sを拡散せしめ、n++ソース領域9’a、 ml型
ドレイン領域9′b、及びn+型多結晶Stゲート電極
8′をノド族する。なお計拡散処理に際してコンタクト
参ホール13部のソース、ドレイン領域上面rjJ¥す
200〜300 (A )程[)応力緩和用8102膜
10と厚さ400〜600 (A )程度のS S s
N4 k、11で嫌われているので、該領域表ノ一部
のAsが外方拡散することがない。従ってドレイン領域
9’bに於けるコンクジトナホール13部表m1に高シ
ート抵抗/mが形bzされることがない。
(’C;)で例えば10〔分〕程度加熱して前記注入A
sを拡散せしめ、n++ソース領域9’a、 ml型
ドレイン領域9′b、及びn+型多結晶Stゲート電極
8′をノド族する。なお計拡散処理に際してコンタクト
参ホール13部のソース、ドレイン領域上面rjJ¥す
200〜300 (A )程[)応力緩和用8102膜
10と厚さ400〜600 (A )程度のS S s
N4 k、11で嫌われているので、該領域表ノ一部
のAsが外方拡散することがない。従ってドレイン領域
9’bに於けるコンクジトナホール13部表m1に高シ
ート抵抗/mが形bzされることがない。
なお父上記下層絶縁膜12に高りん(P)濃度のP8G
’e用いた場合、上記Asの高温拡散処理の際、同時に
PSG膜をリフローせしめ、し1に示したようにコンタ
クト響ホール13の縁部に配線品質を保証するだめの曲
面Rを形成さゼることができる。
’e用いた場合、上記Asの高温拡散処理の際、同時に
PSG膜をリフローせしめ、し1に示したようにコンタ
クト響ホール13の縁部に配線品質を保証するだめの曲
面Rを形成さゼることができる。
次いでシん酸(HsPO4) ’e用いて前記コンタク
ト・ホール13内に衣用しているs+++N4膜11を
選択的にエツチング除去した後、CI(F、f′、用い
るRIE手段によシコンタクト・ホール13内に表出す
る応力緩和用Sin、膜10を選択的にエツチング除去
して、第4図に示すようにコンタクト・ホール13内に
高濃度のひ素(As )を表面に含むn++ドレイ/領
域9’bを表出せしめる。
ト・ホール13内に衣用しているs+++N4膜11を
選択的にエツチング除去した後、CI(F、f′、用い
るRIE手段によシコンタクト・ホール13内に表出す
る応力緩和用Sin、膜10を選択的にエツチング除去
して、第4図に示すようにコンタクト・ホール13内に
高濃度のひ素(As )を表面に含むn++ドレイ/領
域9’bを表出せしめる。
次いで通常のスパッタリング+殺により該基板上に、3
000〔A〕程度の厚さの高融点金属珪化物層例えばモ
リブテン・シリサイド(MoS is ) /lli
k被着し、レジスト膜をマスクにして、例えば三塩化は
う素(BCls)等を用いる通常のRIF手段によシ該
MoSi2増のパターンニングヲ行って、第5図に示す
ようにコンタクト参ホール13部に於てn+型トドレイ
ン領域9’b接するMoSi2下層配線14を形成する
。なお前記MoSi!下層配線の中、例えばn1型ドレ
イン領域9’ b Ic ljz続するMo5t。
000〔A〕程度の厚さの高融点金属珪化物層例えばモ
リブテン・シリサイド(MoS is ) /lli
k被着し、レジスト膜をマスクにして、例えば三塩化は
う素(BCls)等を用いる通常のRIF手段によシ該
MoSi2増のパターンニングヲ行って、第5図に示す
ようにコンタクト参ホール13部に於てn+型トドレイ
ン領域9’b接するMoSi2下層配線14を形成する
。なお前記MoSi!下層配線の中、例えばn1型ドレ
イン領域9’ b Ic ljz続するMo5t。
下tW配線14はビット線になる。
そして前述したように、コンタクト・ホール13内に表
出するn+型トドレイン領域9’b表!IIIVcは尚
シート抵抗層が形成されでいないので、前記配線14と
ドレイン領域9’b+H1には、それぞれAl自己紳ト
同19度の極めて低いコンタクト抵抗が得られる。
出するn+型トドレイン領域9’b表!IIIVcは尚
シート抵抗層が形成されでいないので、前記配線14と
ドレイン領域9’b+H1には、それぞれAl自己紳ト
同19度の極めて低いコンタクト抵抗が得られる。
次いで図示しないが該基板上にPSG等からなる層間絶
縁膜を形成した後、訃基板ケN、中、1000じC〕で
20C分〕程度加熱しMo5iz配線14をアニールし
てその配線抵抗全減少ぜしめ、次いで層間絶縁膜へのコ
ンタクト・ホール窓開き、次いで1−間絶縁膜上へのコ
ンタクト・ホールを介して多結晶Siゲート電極に接続
するワード線を含む上層A1.配線の形成、次いで該基
板上へのカバー絶縁膜の形成等がなされて、nチャネル
MO8ICダイナミック・ランダムアクセス・メモリが
提供される。
縁膜を形成した後、訃基板ケN、中、1000じC〕で
20C分〕程度加熱しMo5iz配線14をアニールし
てその配線抵抗全減少ぜしめ、次いで層間絶縁膜へのコ
ンタクト・ホール窓開き、次いで1−間絶縁膜上へのコ
ンタクト・ホールを介して多結晶Siゲート電極に接続
するワード線を含む上層A1.配線の形成、次いで該基
板上へのカバー絶縁膜の形成等がなされて、nチャネル
MO8ICダイナミック・ランダムアクセス・メモリが
提供される。
(g) 発明の効果
上記実施例に示したように、本発明によれば低い比抵抗
余有する高融点金属珪化物(メタル・シリサイド〕配線
をAs拡散領域圧対して極めて低いコンタクト抵抗で接
続させることができる。
余有する高融点金属珪化物(メタル・シリサイド〕配線
をAs拡散領域圧対して極めて低いコンタクト抵抗で接
続させることができる。
又ワード線にメタルやシリサイドを用いる場合には、上
記実施例と同様の手順により多結晶シリコン−ゲート電
極上の絶!IIF【にコンタクトeホールを形成し、該
コンタクト・ホールを介してメタル・シリサイド配線を
前記ゲート1ハ5極に接続することにより、接続抵抗及
び配線抵抗の低いワード線を形成することができる。
記実施例と同様の手順により多結晶シリコン−ゲート電
極上の絶!IIF【にコンタクトeホールを形成し、該
コンタクト・ホールを介してメタル・シリサイド配線を
前記ゲート1ハ5極に接続することにより、接続抵抗及
び配線抵抗の低いワード線を形成することができる。
史に又本発ゆ」の方法は、りんCP)、 ?9、う素(
B)等をイオン注入してれ+型不flli物拡散狽域成
るいはp+型不縄物拡散領域を形成する際にも適用でき
る。
B)等をイオン注入してれ+型不flli物拡散狽域成
るいはp+型不縄物拡散領域を形成する際にも適用でき
る。
従りて本発明によれば、各棟導知、型欠有する高集積度
のMO8IC及びバイポーラICの動作速度を向上せし
めることができる。
のMO8IC及びバイポーラICの動作速度を向上せし
めることができる。
第1図乃至第5図は、本発明の一実施例におけるエイー
■断面[ソlである。 (9)ll’i1於て、1け素子量分〜を絶縁膜、2は
p4型チャネル・カット領域、3itpQシリコン基板
、4はギャバンタ用酸化脱、5はりんドープ多結晶シリ
コン層、6は酸化膜、7はケート酸化膜、8゜8′多結
晶シリコン・ゲート%、棒、9 a H9b H2Cは
ひ素注入領域、9′aはn+型ソース領域、9’hばn
4型ドレイン領域、lOは応力緩和用二酸化珪素膜、1
1は窒化珪素膜、12は下層絶縁膜、13はコンタクト
eホール、14はモリブデン・シリサイド配置k、CI
Jキャパシタ部を示す。
■断面[ソlである。 (9)ll’i1於て、1け素子量分〜を絶縁膜、2は
p4型チャネル・カット領域、3itpQシリコン基板
、4はギャバンタ用酸化脱、5はりんドープ多結晶シリ
コン層、6は酸化膜、7はケート酸化膜、8゜8′多結
晶シリコン・ゲート%、棒、9 a H9b H2Cは
ひ素注入領域、9′aはn+型ソース領域、9’hばn
4型ドレイン領域、lOは応力緩和用二酸化珪素膜、1
1は窒化珪素膜、12は下層絶縁膜、13はコンタクト
eホール、14はモリブデン・シリサイド配置k、CI
Jキャパシタ部を示す。
Claims (1)
- 半導体層に不純物をイオン注入し、該半導体層の表面を
応力緩和用酸化膜を介l−で空化珪素膜で櫟って、前記
注入不純物を半導体層内に熱拡散せしめた後、前記窒化
珪素膜及び応力緩和用酸化膜を貝く開孔全形成し、該開
孔に於て前記半導体層に接する金属珪化物配#)!を形
成する工程を有することを特徴と−する半導体装置の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11283482A JPS594053A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11283482A JPS594053A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS594053A true JPS594053A (ja) | 1984-01-10 |
Family
ID=14596694
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11283482A Pending JPS594053A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS594053A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62112353A (ja) * | 1985-09-11 | 1987-05-23 | テキサス インスツルメンツ インコ−ポレイテツド | 相互接続導体を形成する方法 |
JPS62183114A (ja) * | 1986-02-06 | 1987-08-11 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製法 |
JPH01186655A (ja) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | 半導体集積回路 |
JPH01206650A (ja) * | 1988-02-13 | 1989-08-18 | Toshiba Corp | 半導体装置 |
US5278082A (en) * | 1992-04-03 | 1994-01-11 | Sharp Kabushiki Kaisha | Method for electrically connecting an electrode and impurity-diffused layer formed on a semiconductor substrate |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5127773A (en) * | 1974-09-02 | 1976-03-08 | Nippon Electric Co | Kakusanso no keiseiho |
JPS5669844A (en) * | 1979-11-10 | 1981-06-11 | Toshiba Corp | Manufacture of semiconductor device |
-
1982
- 1982-06-30 JP JP11283482A patent/JPS594053A/ja active Pending
Patent Citations (2)
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