JPS594053A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS594053A JPS594053A JP11283482A JP11283482A JPS594053A JP S594053 A JPS594053 A JP S594053A JP 11283482 A JP11283482 A JP 11283482A JP 11283482 A JP11283482 A JP 11283482A JP S594053 A JPS594053 A JP S594053A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法に係り、特に金属珪化物
（メタル・シリサイド）配線が形成される半導体装置の
製造方法に関する。
（メタル・シリサイド）配線が形成される半導体装置の
製造方法に関する。
（ｂ） 技術の背景
半導体ＩＣの高密度高集積化に伴い、その配線幅も大幅
に縮小されてきている。
に縮小されてきている。
（ｅ） 従来技術と問題点
従来ＭＯ８ＩＣに於て、ビット練成るいはワード線の何
れか一方となる下層配線は、下層配線形成後の製造工程
で付加される高温処理に耐性を有する多結晶シリコンで
形成されていた。
れか一方となる下層配線は、下層配線形成後の製造工程
で付加される高温処理に耐性を有する多結晶シリコンで
形成されていた。
しかし該多結晶Ｓｉ配Ｓはアルミニウム（Ａｌ ）吟か
らなる金属配線に比べて２〔桁〕以上高い抵抗率１する
ため、上記のようにＩＣが高密度化し配線幅が著しく狭
くなってくると、その配線抵抗によってＩＣの動作速度
が低下するという間組が生じてくる。
らなる金属配線に比べて２〔桁〕以上高い抵抗率１する
ため、上記のようにＩＣが高密度化し配線幅が著しく狭
くなってくると、その配線抵抗によってＩＣの動作速度
が低下するという間組が生じてくる。
そこで高温に耐え且つ低比抵抗を有する一Ｆ層配線拐料
として選ばれたのが、モリブデン・シリサイド（Ｍｏ５
ｔ、 ） 、タングステン※シリサイド（ＷＳｉｘ ）
＋ タンタル・シリサイド（Ｔａｃｉｔ ） ＋チタ
ニウム・シリサイド（’ｒｔｓｉｔ ） 、 ニオビウ
ム鳴シリサイド（ＮｂＳｉ＊ ） ｒ コバルト・シリ
サイド（Ｃｏ５１２）等の１一点金属珪化物（メタル・
シリサイド）である。
として選ばれたのが、モリブデン・シリサイド（Ｍｏ５
ｔ、 ） 、タングステン※シリサイド（ＷＳｉｘ ）
＋ タンタル・シリサイド（Ｔａｃｉｔ ） ＋チタ
ニウム・シリサイド（’ｒｔｓｉｔ ） 、 ニオビウ
ム鳴シリサイド（ＮｂＳｉ＊ ） ｒ コバルト・シリ
サイド（Ｃｏ５１２）等の１一点金属珪化物（メタル・
シリサイド）である。
しかし該筒融点金楓珪化物（メタル・シリサイド）配線
は、従来方法で形成した不純物拡散領域面と接続させた
際、、 Ａｌｌ配管に比べて１０（倍〕以上の極めて
高い接続抵抗となる。
は、従来方法で形成した不純物拡散領域面と接続させた
際、、 Ａｌｌ配管に比べて１０（倍〕以上の極めて
高い接続抵抗となる。
これは従来の不純物拡散領域の形成方法に問題がある。
即ち従来の方法に於ては、半導体基板面に不純物をイオ
ン注入法で導入［７た後、該導入領域面が極めて薄い酸
化膜で情われた状態成るいけ裸の状態に於て、♀素（Ｎ
ｔ）’ｔｉ−の非ｔｙ化性ガス中で導入不純物を高温拡
散させて不純物拡散領域を形成していた。
ン注入法で導入［７た後、該導入領域面が極めて薄い酸
化膜で情われた状態成るいけ裸の状態に於て、♀素（Ｎ
ｔ）’ｔｉ−の非ｔｙ化性ガス中で導入不純物を高温拡
散させて不純物拡散領域を形成していた。
そのため該高温拡散に際して不純物拡散領域表ノ一部の
不純物が外方拡散（アウト・ディフユーズ）して、該嚢
層部に極めて薄い高シート抵抗の層が形成される。そし
て高融点金属珪化物配線の場合ｋｊ：Ａ／配線と異なり
、Ｓｉと訪換して該高シート抵抗層を貫通し更に下部の
不純物拡散領域と直接に接続するというような性質を持
た々いため、高融点金属珪化物配線と不純物拡散領域と
の接続部に前記篩シート抵抗層が介在する構造になるこ
とによる。
不純物が外方拡散（アウト・ディフユーズ）して、該嚢
層部に極めて薄い高シート抵抗の層が形成される。そし
て高融点金属珪化物配線の場合ｋｊ：Ａ／配線と異なり
、Ｓｉと訪換して該高シート抵抗層を貫通し更に下部の
不純物拡散領域と直接に接続するというような性質を持
た々いため、高融点金属珪化物配線と不純物拡散領域と
の接続部に前記篩シート抵抗層が介在する構造になるこ
とによる。
（ｄ） 発明の目的
本発明は、不純物拡散領域と高融点金属珪化物配線との
低い接続抵抗が得られる千導体装置の製造方法を提供し
、上記問題点を除去することを目的とする。
低い接続抵抗が得られる千導体装置の製造方法を提供し
、上記問題点を除去することを目的とする。
（ｅ） 発明の構成
即ち本発明は半導体装動の製造方法に於て、半導体層に
不純物をイオン注入じ、該半導体層の表面を応力緩和用
酸化膜を介して窒化珪素膜で覆って、前記注入不純物を
半導体ノー内に熱拡散せしめた後、前記窒化珪素膜及び
応力緩和用酸化膜を貫く開孔を形成し、該開孔に於て前
記半導体層に接する金属珪化物配線を形成する工程を有
することを特徴とする。
不純物をイオン注入じ、該半導体層の表面を応力緩和用
酸化膜を介して窒化珪素膜で覆って、前記注入不純物を
半導体ノー内に熱拡散せしめた後、前記窒化珪素膜及び
応力緩和用酸化膜を貫く開孔を形成し、該開孔に於て前
記半導体層に接する金属珪化物配線を形成する工程を有
することを特徴とする。
（ｆ） 発明の実施例
以下本発明を一実施例について、駆１図乃至第５図に示
す工程断１ｍ図を用いて訂−細に説明する。
す工程断１ｍ図を用いて訂−細に説明する。
なお第１図乃至鳩５崗に於て同一領域は同一記号で示す
。
。
本発明の方法を用いて、例えばｎチャネルＭＯ８ＩＣダ
イナミックメモリを形成するには、第１図に示すよう罠
、通常の方法により素子間分離絶縁膜１及びｐ４型チャ
ネル・カット領域２が形成されたｐ型ＳＩ基板３上に、
通常の熱酸化法（（より４００〜５００ ＣＡ ）程度
の１９さのキャパシタ用酸化膜４を形成する。次に該基
板上に減圧気相成長（ＣＶＤ）法で厚さ４０００（Ａ）
８度のりん（Ｐ）ドープ多結晶８１層５を形成し、次い
で１１００（℃）程度の水蒸気酸化法により該多結晶Ｓ
ｔ層層表表面厚さ４００１Ａ）程度の酸化膜６を形成し
、次いで通算の方法でパターンニングを行って、キャパ
シタ用酸化膜４．りんドープ多結晶Ｓｉ層５及び酸化膜
６からなるキャバシク部Ｃを形成する。
イナミックメモリを形成するには、第１図に示すよう罠
、通常の方法により素子間分離絶縁膜１及びｐ４型チャ
ネル・カット領域２が形成されたｐ型ＳＩ基板３上に、
通常の熱酸化法（（より４００〜５００ ＣＡ ）程度
の１９さのキャパシタ用酸化膜４を形成する。次に該基
板上に減圧気相成長（ＣＶＤ）法で厚さ４０００（Ａ）
８度のりん（Ｐ）ドープ多結晶８１層５を形成し、次い
で１１００（℃）程度の水蒸気酸化法により該多結晶Ｓ
ｔ層層表表面厚さ４００１Ａ）程度の酸化膜６を形成し
、次いで通算の方法でパターンニングを行って、キャパ
シタ用酸化膜４．りんドープ多結晶Ｓｉ層５及び酸化膜
６からなるキャバシク部Ｃを形成する。
次いで通常の熱酸化法により厚さ４００〜５００［Ａ）
程度のゲート酸化膜７を形成し、次いで該基板上に通常
通り化学気相成長（ＣＶＤ）法によシ３０００〜４００
０［Ａ）程度の〃さの多結晶シリコン（Ｓｌ）層を形成
し、辿當の方法で該多結晶Ｓｉ層のハターンニングを行
ってケート酸化膜７上に多結晶８１ゲート電極８を３ｂ
成し、次いで通常通り該多結晶Ｓｔゲート霜１極８をマ
スクとして該基板面にゲート７Ｖ化膜７全通して、例メ
、ばひ素（Ａｓ）を加速エネルギー１２０ （ＫｅＶ）
、注入ｉｊ４Ｘ１０１５（ａｔｍ／ｃｒＩ）程度の注
入条件でイオン注入し、ｐ型Ｓｔ基板３の上面部にＡｓ
注入領域９ａ、９ｂを選択的に形成すると同時に、多結
晶Ｓｔゲート電極８の上面部にもへ８注入領域９ｃｋ形
成する。
程度のゲート酸化膜７を形成し、次いで該基板上に通常
通り化学気相成長（ＣＶＤ）法によシ３０００〜４００
０［Ａ）程度の〃さの多結晶シリコン（Ｓｌ）層を形成
し、辿當の方法で該多結晶Ｓｉ層のハターンニングを行
ってケート酸化膜７上に多結晶８１ゲート電極８を３ｂ
成し、次いで通常通り該多結晶Ｓｔゲート霜１極８をマ
スクとして該基板面にゲート７Ｖ化膜７全通して、例メ
、ばひ素（Ａｓ）を加速エネルギー１２０ （ＫｅＶ）
、注入ｉｊ４Ｘ１０１５（ａｔｍ／ｃｒＩ）程度の注
入条件でイオン注入し、ｐ型Ｓｔ基板３の上面部にＡｓ
注入領域９ａ、９ｂを選択的に形成すると同時に、多結
晶Ｓｔゲート電極８の上面部にもへ８注入領域９ｃｋ形
成する。
次いでぶつ酸（ＨＦ’）系の液により基板面に表出して
いるケート酸化膜をエツチング除去した後、改めて乾燥
酸素中に於て、９５０（℃〕程度の温度で熱酸化を行な
い、第２図に示すようにＡｓ注入領域９ａ、９ｂの上面
及び多結晶Ｓｔゲートー極８の表面に２００〜３００
ＣＡ ）程度の厚さの応力緩和用二酸化珪素（ＳｉＯ２
）膜１０を形成し、次いで通常のＣＶＤ法により該基板
−ヒに４００〜６００［Ａ）程度の厚さの窒化珪素（５
ｉ３Ｎ４）膜１１を形成する０ 次いで８１４３図に示すように、該基板上に通常のＣＶ
Ｄ法を用いてシん珪酸ガラス（ＰＳＧ）成るいは５ｔＯ
２からなる厚さ５０００〜７０００ （Ａ ）程度の下
層絶縁膜１２を形成し、次いでエツチング手段に玉ふっ
化メタン（ＣＨＦ＊）智・Ｖこよるリアクティブ・イオ
ンエツチング（ＲＩＥ）法を用いる通常のフォト・エツ
チング手段により、前記下層絶縁膜１２に前記Ａｓ注入
へ（域上部の５ｉｓＮｄｌ’Ｊ １１面を表出するコン
タクト・ホール１３を形成する。
いるケート酸化膜をエツチング除去した後、改めて乾燥
酸素中に於て、９５０（℃〕程度の温度で熱酸化を行な
い、第２図に示すようにＡｓ注入領域９ａ、９ｂの上面
及び多結晶Ｓｔゲートー極８の表面に２００〜３００
ＣＡ ）程度の厚さの応力緩和用二酸化珪素（ＳｉＯ２
）膜１０を形成し、次いで通常のＣＶＤ法により該基板
−ヒに４００〜６００［Ａ）程度の厚さの窒化珪素（５
ｉ３Ｎ４）膜１１を形成する０ 次いで８１４３図に示すように、該基板上に通常のＣＶ
Ｄ法を用いてシん珪酸ガラス（ＰＳＧ）成るいは５ｔＯ
２からなる厚さ５０００〜７０００ （Ａ ）程度の下
層絶縁膜１２を形成し、次いでエツチング手段に玉ふっ
化メタン（ＣＨＦ＊）智・Ｖこよるリアクティブ・イオ
ンエツチング（ＲＩＥ）法を用いる通常のフォト・エツ
チング手段により、前記下層絶縁膜１２に前記Ａｓ注入
へ（域上部の５ｉｓＮｄｌ’Ｊ １１面を表出するコン
タクト・ホール１３を形成する。
そしてその後該基板を窒素（Ｎ２）中、 １０５０
（’Ｃ；）で例えば１０〔分〕程度加熱して前記注入Ａ
ｓを拡散せしめ、ｎ＋＋ソース領域９’ａ、 ｍｌ型
ドレイン領域９′ｂ、及びｎ＋型多結晶Ｓｔゲート電極
８′をノド族する。なお計拡散処理に際してコンタクト
参ホール１３部のソース、ドレイン領域上面ｒｊＪ￥す
２００〜３００ （Ａ ）程［）応力緩和用８１０２膜
１０と厚さ４００〜６００ （Ａ ）程度のＳ Ｓ ｓ
Ｎ４ ｋ、１１で嫌われているので、該領域表ノ一部
のＡｓが外方拡散することがない。従ってドレイン領域
９’ｂに於けるコンクジトナホール１３部表ｍ１に高シ
ート抵抗／ｍが形ｂｚされることがない。
（’Ｃ；）で例えば１０〔分〕程度加熱して前記注入Ａ
ｓを拡散せしめ、ｎ＋＋ソース領域９’ａ、 ｍｌ型
ドレイン領域９′ｂ、及びｎ＋型多結晶Ｓｔゲート電極
８′をノド族する。なお計拡散処理に際してコンタクト
参ホール１３部のソース、ドレイン領域上面ｒｊＪ￥す
２００〜３００ （Ａ ）程［）応力緩和用８１０２膜
１０と厚さ４００〜６００ （Ａ ）程度のＳ Ｓ ｓ
Ｎ４ ｋ、１１で嫌われているので、該領域表ノ一部
のＡｓが外方拡散することがない。従ってドレイン領域
９’ｂに於けるコンクジトナホール１３部表ｍ１に高シ
ート抵抗／ｍが形ｂｚされることがない。
なお父上記下層絶縁膜１２に高りん（Ｐ）濃度のＰ８Ｇ
’ｅ用いた場合、上記Ａｓの高温拡散処理の際、同時に
ＰＳＧ膜をリフローせしめ、し１に示したようにコンタ
クト響ホール１３の縁部に配線品質を保証するだめの曲
面Ｒを形成さゼることができる。
’ｅ用いた場合、上記Ａｓの高温拡散処理の際、同時に
ＰＳＧ膜をリフローせしめ、し１に示したようにコンタ
クト響ホール１３の縁部に配線品質を保証するだめの曲
面Ｒを形成さゼることができる。
次いでシん酸（ＨｓＰＯ４） ’ｅ用いて前記コンタク
ト・ホール１３内に衣用しているｓ＋＋＋Ｎ４膜１１を
選択的にエツチング除去した後、ＣＩ（Ｆ、ｆ′、用い
るＲＩＥ手段によシコンタクト・ホール１３内に表出す
る応力緩和用Ｓｉｎ、膜１０を選択的にエツチング除去
して、第４図に示すようにコンタクト・ホール１３内に
高濃度のひ素（Ａｓ ）を表面に含むｎ＋＋ドレイ／領
域９’ｂを表出せしめる。
ト・ホール１３内に衣用しているｓ＋＋＋Ｎ４膜１１を
選択的にエツチング除去した後、ＣＩ（Ｆ、ｆ′、用い
るＲＩＥ手段によシコンタクト・ホール１３内に表出す
る応力緩和用Ｓｉｎ、膜１０を選択的にエツチング除去
して、第４図に示すようにコンタクト・ホール１３内に
高濃度のひ素（Ａｓ ）を表面に含むｎ＋＋ドレイ／領
域９’ｂを表出せしめる。
次いで通常のスパッタリング＋殺により該基板上に、３
０００〔Ａ〕程度の厚さの高融点金属珪化物層例えばモ
リブテン・シリサイド（ＭｏＳ ｉｓ ） ／ｌｌｉ
ｋ被着し、レジスト膜をマスクにして、例えば三塩化は
う素（ＢＣｌｓ）等を用いる通常のＲＩＦ手段によシ該
ＭｏＳｉ２増のパターンニングヲ行って、第５図に示す
ようにコンタクト参ホール１３部に於てｎ＋型トドレイ
ン領域９’ｂ接するＭｏＳｉ２下層配線１４を形成する
。なお前記ＭｏＳｉ！下層配線の中、例えばｎ１型ドレ
イン領域９’ ｂ Ｉｃ ｌｊｚ続するＭｏ５ｔ。
０００〔Ａ〕程度の厚さの高融点金属珪化物層例えばモ
リブテン・シリサイド（ＭｏＳ ｉｓ ） ／ｌｌｉ
ｋ被着し、レジスト膜をマスクにして、例えば三塩化は
う素（ＢＣｌｓ）等を用いる通常のＲＩＦ手段によシ該
ＭｏＳｉ２増のパターンニングヲ行って、第５図に示す
ようにコンタクト参ホール１３部に於てｎ＋型トドレイ
ン領域９’ｂ接するＭｏＳｉ２下層配線１４を形成する
。なお前記ＭｏＳｉ！下層配線の中、例えばｎ１型ドレ
イン領域９’ ｂ Ｉｃ ｌｊｚ続するＭｏ５ｔ。
下ｔＷ配線１４はビット線になる。
そして前述したように、コンタクト・ホール１３内に表
出するｎ＋型トドレイン領域９’ｂ表！ＩＩＩＶｃは尚
シート抵抗層が形成されでいないので、前記配線１４と
ドレイン領域９’ｂ＋Ｈ１には、それぞれＡｌ自己紳ト
同１９度の極めて低いコンタクト抵抗が得られる。
出するｎ＋型トドレイン領域９’ｂ表！ＩＩＩＶｃは尚
シート抵抗層が形成されでいないので、前記配線１４と
ドレイン領域９’ｂ＋Ｈ１には、それぞれＡｌ自己紳ト
同１９度の極めて低いコンタクト抵抗が得られる。
次いで図示しないが該基板上にＰＳＧ等からなる層間絶
縁膜を形成した後、訃基板ケＮ、中、１０００じＣ〕で
２０Ｃ分〕程度加熱しＭｏ５ｉｚ配線１４をアニールし
てその配線抵抗全減少ぜしめ、次いで層間絶縁膜へのコ
ンタクト・ホール窓開き、次いで１−間絶縁膜上へのコ
ンタクト・ホールを介して多結晶Ｓｉゲート電極に接続
するワード線を含む上層Ａ１．配線の形成、次いで該基
板上へのカバー絶縁膜の形成等がなされて、ｎチャネル
ＭＯ８ＩＣダイナミック・ランダムアクセス・メモリが
提供される。
縁膜を形成した後、訃基板ケＮ、中、１０００じＣ〕で
２０Ｃ分〕程度加熱しＭｏ５ｉｚ配線１４をアニールし
てその配線抵抗全減少ぜしめ、次いで層間絶縁膜へのコ
ンタクト・ホール窓開き、次いで１−間絶縁膜上へのコ
ンタクト・ホールを介して多結晶Ｓｉゲート電極に接続
するワード線を含む上層Ａ１．配線の形成、次いで該基
板上へのカバー絶縁膜の形成等がなされて、ｎチャネル
ＭＯ８ＩＣダイナミック・ランダムアクセス・メモリが
提供される。
（ｇ） 発明の効果
上記実施例に示したように、本発明によれば低い比抵抗
余有する高融点金属珪化物（メタル・シリサイド〕配線
をＡｓ拡散領域圧対して極めて低いコンタクト抵抗で接
続させることができる。
余有する高融点金属珪化物（メタル・シリサイド〕配線
をＡｓ拡散領域圧対して極めて低いコンタクト抵抗で接
続させることができる。
又ワード線にメタルやシリサイドを用いる場合には、上
記実施例と同様の手順により多結晶シリコン−ゲート電
極上の絶！ＩＩＦ【にコンタクトｅホールを形成し、該
コンタクト・ホールを介してメタル・シリサイド配線を
前記ゲート１ハ５極に接続することにより、接続抵抗及
び配線抵抗の低いワード線を形成することができる。
記実施例と同様の手順により多結晶シリコン−ゲート電
極上の絶！ＩＩＦ【にコンタクトｅホールを形成し、該
コンタクト・ホールを介してメタル・シリサイド配線を
前記ゲート１ハ５極に接続することにより、接続抵抗及
び配線抵抗の低いワード線を形成することができる。
史に又本発ゆ」の方法は、りんＣＰ）、 ？９、う素（
Ｂ）等をイオン注入してれ＋型不ｆｌｌｉ物拡散狽域成
るいはｐ＋型不縄物拡散領域を形成する際にも適用でき
る。
Ｂ）等をイオン注入してれ＋型不ｆｌｌｉ物拡散狽域成
るいはｐ＋型不縄物拡散領域を形成する際にも適用でき
る。
従りて本発明によれば、各棟導知、型欠有する高集積度
のＭＯ８ＩＣ及びバイポーラＩＣの動作速度を向上せし
めることができる。
のＭＯ８ＩＣ及びバイポーラＩＣの動作速度を向上せし
めることができる。
第１図乃至第５図は、本発明の一実施例におけるエイー
■断面［ソｌである。 （９）ｌｌ’ｉ１於て、１け素子量分〜を絶縁膜、２は
ｐ４型チャネル・カット領域、３ｉｔｐＱシリコン基板
、４はギャバンタ用酸化脱、５はりんドープ多結晶シリ
コン層、６は酸化膜、７はケート酸化膜、８゜８′多結
晶シリコン・ゲート％、棒、９ ａ Ｈ９ｂ Ｈ２Ｃは
ひ素注入領域、９′ａはｎ＋型ソース領域、９’ｈばｎ
４型ドレイン領域、ｌＯは応力緩和用二酸化珪素膜、１
１は窒化珪素膜、１２は下層絶縁膜、１３はコンタクト
ｅホール、１４はモリブデン・シリサイド配置ｋ、ＣＩ
Ｊキャパシタ部を示す。
■断面［ソｌである。 （９）ｌｌ’ｉ１於て、１け素子量分〜を絶縁膜、２は
ｐ４型チャネル・カット領域、３ｉｔｐＱシリコン基板
、４はギャバンタ用酸化脱、５はりんドープ多結晶シリ
コン層、６は酸化膜、７はケート酸化膜、８゜８′多結
晶シリコン・ゲート％、棒、９ ａ Ｈ９ｂ Ｈ２Ｃは
ひ素注入領域、９′ａはｎ＋型ソース領域、９’ｈばｎ
４型ドレイン領域、ｌＯは応力緩和用二酸化珪素膜、１
１は窒化珪素膜、１２は下層絶縁膜、１３はコンタクト
ｅホール、１４はモリブデン・シリサイド配置ｋ、ＣＩ
Ｊキャパシタ部を示す。
Claims (1)
- 半導体層に不純物をイオン注入し、該半導体層の表面を
応力緩和用酸化膜を介ｌ−で空化珪素膜で櫟って、前記
注入不純物を半導体層内に熱拡散せしめた後、前記窒化
珪素膜及び応力緩和用酸化膜を貝く開孔全形成し、該開
孔に於て前記半導体層に接する金属珪化物配＃）！を形
成する工程を有することを特徴と−する半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11283482A JPS594053A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11283482A JPS594053A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594053A true JPS594053A (ja) | 1984-01-10 |
Family
ID=14596694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11283482A Pending JPS594053A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594053A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112353A (ja) * | 1985-09-11 | 1987-05-23 | テキサス インスツルメンツ インコ−ポレイテツド | 相互接続導体を形成する方法 |
| JPS62183114A (ja) * | 1986-02-06 | 1987-08-11 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製法 |
| JPH01186655A (ja) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | 半導体集積回路 |
| JPH01206650A (ja) * | 1988-02-13 | 1989-08-18 | Toshiba Corp | 半導体装置 |
| US5278082A (en) * | 1992-04-03 | 1994-01-11 | Sharp Kabushiki Kaisha | Method for electrically connecting an electrode and impurity-diffused layer formed on a semiconductor substrate |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5127773A (en) * | 1974-09-02 | 1976-03-08 | Nippon Electric Co | Kakusanso no keiseiho |
| JPS5669844A (en) * | 1979-11-10 | 1981-06-11 | Toshiba Corp | Manufacture of semiconductor device |
-
1982
- 1982-06-30 JP JP11283482A patent/JPS594053A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5127773A (en) * | 1974-09-02 | 1976-03-08 | Nippon Electric Co | Kakusanso no keiseiho |
| JPS5669844A (en) * | 1979-11-10 | 1981-06-11 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112353A (ja) * | 1985-09-11 | 1987-05-23 | テキサス インスツルメンツ インコ−ポレイテツド | 相互接続導体を形成する方法 |
| JPS62183114A (ja) * | 1986-02-06 | 1987-08-11 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製法 |
| JPH01186655A (ja) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | 半導体集積回路 |
| JPH01206650A (ja) * | 1988-02-13 | 1989-08-18 | Toshiba Corp | 半導体装置 |
| US5278082A (en) * | 1992-04-03 | 1994-01-11 | Sharp Kabushiki Kaisha | Method for electrically connecting an electrode and impurity-diffused layer formed on a semiconductor substrate |
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