JPS5936329B2 - 磁気デイスク・バツクに代替記憶部分を供給する方法および装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、予備記憶セクタがデイスクの一面上だけの各
トラツクの一部分に提供される複数の同軸磁気記録デイ
スクからデイスク・パツクが成るような装置に関し、記
録の誤りを発生する任意のデイスク面上の任意のトラツ
クの任意のセクタにおける欠陥にもかかわらず、どの磁
気ヘツドも再位置決めを行なうことなくそのセクタの情
報が予備セクタの中の一つに自動的に再配置されるよう
に成したものである。

そして、その欠隔セクタは、フラグをつけられてそのセ
クタアドレスが予備セクタの一つに転送される。誤りの
状態がフラグで示されているセクタがアドレスされると
、読取または書込操作をする時に、このシステムは自動
的に予備セクタを選択する。従前のデジタル処理装置に
対して、磁気テープ、デイスク・フアイルなどの種々の
大容量記憶装置が開発されて来た。

これまで開発された大容量記憶装置の一種にデイスタ・
パツクがあり、そのデイスク・パツクでは情報が任意の
数の同軸デイスクに記憶され、また同軸デイスクのパツ
クは、磁気テープの交換と同様にして、駆動部から取り
外して別のデイスク・パツクと交換されることができる
。デイスク・パツク記憶装置の利点は、データの特定部
分に対する呼び出し時間が磁気テープの場合より短いこ
とである。通常のデイスク・パツク・ドライブでは、各
デイスク面はそれと関連する磁気へツドを備え、磁気表
面でデジタル・データを記録したり再生したりする。

このような磁気ヘツドは、全ヘツドが各デイスク面上の
複数の同心トラツクの任意の一つと整列されるように任
意の選定された半径方向の距離に同時的に位置決めされ
るような可動構造体に取り付けられている。ヘツドの一
つの半径方向の位置にある全トラツクは、一つの共通の
シリンダ上にあるものと定義付けることができる。従つ
て、ヘツドの半径方向の位置は、デイスク・パツク・ド
ライプの「シリンダ」のアドレス位置として示される。
指定可能なデータは、各デイスク面上の各同心トラツク
上のセクタに配置される。任意のセクタのデータを探す
ため三次元のアドレスが与えられ、シリンダ番号、特定
の記録面に対応するヘツド番号、およびデイスク面上の
特定の角度位置に対応するセクタ番号が含まれる。代表
的なデイスク・パツクは、２０の記録面と、従つて２０
個の磁気ヘツドに対応する１０枚のデイスクを備え、４
０６個の同心シリンダに対応する４０６個のヘツド位置
があり、また各トラツクには３３個のセクタがある。

これにより２６７，３００個の別個に指定可能なセクタ
が得られる。セクタに記憶されるアドレス情報またはデ
ータにおける誤りがデイスク・パツクを取り扱う際の記
録面の欠陥または損傷のため発生するかもしれないので
、主セクタにおける欠陥のため主セクタに記録できなく
なつたデータを記録すべくデイスク・パツクの指定可能
な記憶装置の一部を保留しておくのが普通であつた。欠
陥のあるデイスク・パツクを救うための従来の一方法は
、各デイスク面に一本以上のトラツクを保留しておき、
欠陥が主領域に現われた時に代替の記憶領域または予備
の記憶領域として使用できるようにすることであつた。
しかし、このような構成では、特定のトラツクに誤りが
生じた場合に、予備トラツクの一本に代替するため、全
デイスク・パツクをオフラインで再イニシヤライズして
代替のトラツクを主トラツクに置換しなければならない
。イニシヤライズする前に、損傷パツクからのデータを
他の媒体に転送し、イニシヤライズした後にパツクに再
び記録しなければならない。誤りがイニシヤライズ処理
の際中に新しいデイスク・パツクに検出される場合は、
一トラツク上の一つの誤りのため予備トラツクの中の一
本が使用される結果となるから、−デイスク面について
許容される誤りの数は、別途用意された予備トラツクの
数に限定される。従来の方法に伴う別の問題は、不良ト
ラツクの一部を使用して代替トラツクのアドレスを記憶
するために、データの新しい場所を探すことができるよ
うな機能をシステムに付加しなければならないことであ
る。このように、各不良トラツクは、いくらかの認識可
能な情報がその不良トラツク中に記憶されなければｔよ
らないことを必要とするから、このような構成では信頼
性に疑問が生じる。さらに、不良トラツクから予備トラ
ツクへ切り換えることにより、磁気ヘツドを欠陥トラツ
クから予備トラツクへ物理的に移動させなければならな
い。欠陥トラツクから予備トラツクへ、更に次のセクタ
のある主トラツクへと戻るヘツドのこのような運動によ
り、入出力操作に相当な遅れが生じる。その代わりとな
る構成は、シリンダの全内容を予備シリンダへ再配置す
ることであつた。これも何らかのヘツドの追加運動を必
要とするのは明らかであり、また記憶スペースが非常に
無，駄となる。本発明は、斯かる点に鑑みなされたもの
で、デイスク・パツクの面上に欠陥部分が現われた場合
に磁気デイスク・パツク上のデータを再配置するための
改良された構成を提供することを目的とする。

該デイスク・パツクのデータの指定は、シリンダ番号（
磁気ヘツドの半径方向の位置を決定）、ヘツド番号（ど
のデイスク面を選定するかを決定）、およびセクタ番号
（回転デイスクのどの角度区分を選定するかを決定）に
よる。デイスク・パツクは、各セクタの初めにシリンダ
番号、へツド番号、およびセクタ番号を含むアドレスを
記録することによりイニシヤライズされる。アドレスの
順序は、各トラツクのセクタからセクタ、−ーつのシリ
ンダのトラツクからトラツク、およびすべての主トラツ
クのシリンダからシリンダへと進む。各シリンダは一群
の予備セクタを割り当てられ、そのすべてが一つのデイ
スク面上に配置されて、すなわち、そのアドレス内で同
一のヘツド番号をもつ。イニシヤライズした後に、各セ
クタに記録したアドレス及び試験データが、アドレスの
誤りと情報パリテイ・エラーに対するチエツクにより検
証される。誤りが検出されたセクタのフアイルアドレス
は、誤りのある任意のセクタのアドレスが同一シリンダ
に関連する予備セクタの一つに再記録されるというリロ
ケート操作を実行するために利用され、欠陥セクタには
リロケート・フラグが重ねて書き込まれる。フラグのつ
いた欠陥セクタが指定されている場合、デイスク・パツ
ク上のデータを読み取りまたは書き込む時には、操作は
予備セクタが配置されている同一シリンダのトラツクに
関連するヘツドへ瞬間的に切り換えられる。予備セクタ
は再記録されたアドレスにより検索される。このように
、予備セクタは欠陥セクタに対し自動的に切り換えられ
る。欠陥′セクタにはアドレス情報を記録する必要がな
く、一トラツクから別のトラツクへ磁気へツドを移動す
るための遅延時間が含まれない。与えられたフアイルア
ドレスは、予備セクタに自動的に達するので、電算機ソ
フトウエアのフアイルアドレスは予備セクタへの切り換
えの結果修正されない。以下図示した実施例に基づき、
本発明を更に詳細に説明する。

第１図に示したものは、米国特許第３，５１４，７５８
号明細書に記載された型式の計算システムであるが、こ
れは本件出願人のバロウズＢ３５ＯＯ電算機システムに
対応するものである。

本文記載の好適な実施例では、この特定電算機システム
が組み込まれているが、本発明は斯かる特定型式の電算
機と共に使用することのみに限定されないことは勿論で
ある。第１図に示すように、この電算機システムには中
央処理装置１０、主記憶装置１１、中央制御装置１２が
含まわ、この中央制御装置１２は、複数の入出力制御装
置１５、同１９によるアクセスおよび中央処理装置１０
による主記憶装置１１へのアクセスを制御する。入出力
制御装置１５及び１９は、各々１３および１８に示すよ
うな関連の周辺装置との制御インターフエースとなり、
通常Ｉ／Ｏと呼ばれる。本発明を含む−システム中の少
なくとも一台の周辺装置は、従来のデイスク・パツク記
憶装置とする。例えば、センチユリ一・データ・システ
ムズ社が製作販売しているデイスク・パツク・ドライブ
装置があるが、以下第２図に即してさらに詳細に説明す
る。操作中、中央処理装置１０は主記憶装置１１に記憶
された一連のプログラム命令を実行する。中央処理装置
１０は、処理装置内部制御回路３６を含み、これは次位
命令アドレスレジスタであるＮＩＡレジスタ４１を利用
して主記憶装置１１からアドレスレジスタ２９を通して
命◆を連続的に指定して取り出す。各命令は、一つの０
Ｐ符号部分と一つ以上のア．ドレスを含む。命◆の０Ｐ
符号部分は、主記憶装置１１から情報レジスタ３１を通
して処理装置内部制御回路３６へ転送される。各命◆の
実行でアドレス記憶装置４Ｔに記憶された関連アドレス
はアドレスレジスタ２９へ転送され、主記憶装置１１と
中央処理装置１０との間のデータの転送を制御する。各
入出力制御装置１５及び同１９は、中央処理装置１０が
実行する開始入出力命令に応答して、主記憶装置１１か
ら記述子を受け取る。

それから、入出力制御装置１５，１９は記述子を実行し
て、関連周辺装置１３，１８を制御し記述子により指定
された操作を行なう。例えば、記述子は、入出力制御装
置１５，１９に主記憶装置１１の特定部分のデータを周
辺装置１３，１８へ転送させたり、データを周辺装置１
３，１８から読み出して主記憶装置１１の特定部分に転
送したりすることができる。主記憶装置１１と任意の周
辺装置１３．１８または中央処理装置１０との間のデー
タの全転送は、中央制御装置１２により時分割方式で行
なわれ、既定の優先順位により記憶装置へのアクセスに
対するすべての要求を処理する。特定の入出力制御装置
１５，１９が一つの入出力記述子の実行を完了すると、
主記憶装置１１の既定の場所に結果記述子が記憶される
。この場所では、全入出力操作およびその他の内部制御
操作を遂行するマスター制御プログラムを実行する時に
中央処理装置１０が利用できる。これまでの説明は、前
記米国特許明細書中においてさらに詳述されているよう
な代表的なデジタル電算機システムについての説明であ
り、本発明の動作を理解するための背景となるものであ
る。第２図は、従来のデイスク・パツク・ドライブを略
図として示したものである。

デイスク・パツク・ドライブには、共通軸５２に複数の
デイスク５０が取り付けられている。駆動部は、デイス
クアセンブリを当該駆動部から取り外して他のデイスク
・パツクアセンブリと交換できるように構成するのが望
ましい。共通軸５２は、所定位置にある時に駆動電動機
５４により回転され、５６で一般に示す磁気ヘツドアセ
ンブリに対して全デイスク５０が同時に回転される。磁
気ヘツドアセンブリ５６は、複数の放射状アーム６０が
突出している回転可能な軸５８の形をとるのが普通であ
り、アーム６０の端部には磁気ヘツド６２が取り付けら
れ、デイスク５０の表面上でデジタル情報を磁気的に記
録したり再生したりするため磁気デイスク５０の各面に
接するように配置されている。このように、「ヘツド・
コーム」と呼ばれる磁気ヘツドアセンブリ５６により全
磁気ヘツドはデイスク５０の中心から種々の半径方向の
距離に同時的に位置決めすることができる。位置決めサ
ーボ６４は、デイスク５０の各表面の複数の同心円トラ
ツクの任意め一本に対して磁気ヘツドを選択的に位置決
めするため軸５８の割り出しを行う。上記のように、ヘ
ツドの半径方向の位置はシリンダ番号アドレスにより指
定され、各デイスク５０上の対応するトラツクは共通シ
リンダにあるものと考えられる。位置決めサーボ６４は
、シリンダアドレスレジスタ６６に記憶されたデジタル
情報に応答する。例えば、シリンダアドレスにより０か
ら４０５までの番号をつけた４０６個のシリンダの中の
任意の一つが指定される。位置決めサーボ６４は、シリ
ンダアドレスレジスタ６６により決定される指定シリン
ダにヘツド・コームを設定すると、サーボで示すライン
に出力信号を供給する。磁気ヘツド６２は、各々選択ス
イツチＴ２を通して書込増幅器６８の出力と読取増幅器
ＴＯの入カへ選択的に結合される。

選択スイツチＴ２は、ヘツドアドレスレジスタＴ４に記
憶されたヘツド番号アドレスにより制御される。例えば
、ｏから１９までの番号の２０個の磁気ヘツドに対応す
る２０のデイスク表面を備える１０枚のデイスクが代表
的なものであり、また制御用の磁気ヘツドＴ６がデイス
ク中の一枚に備えられデイスク５０の各回転につき一回
インデツクス・ビツトを感知する。磁気ヘツドＴ６の出
力は、増幅器Ｔ８を通してインデツクスと記した出力制
御線に供給される。クロツク・パルスＣＰで示す線上に
再生するため、一本のクロツク・トラツクを一枚のデイ
スク面上に備えることもできる。しかし、自己クロツキ
ング符号を使用して、クロツク・トラツクを必要とする
ことなくデータ・トラツクに記録することができること
は明らかであろう。デイスク・バツク・ドライブを制御
するため、関連入出力制御装置１５．１９は五つの記述
子の中の任意の一つに応答するようになつている。

これらの五つの記述子の書式を第３図に示す。記述子の
最初の部分は、記述子の０Ｐ符号として示される操作符
号を含む。０Ｐ符号は五種類の操作、すなわち、書込、
読取、イニシヤライズ（ＩＮＩ一ＴＩＡＬＩＺＥ）、ベ
リフアイ（ＶＥＲＩＦＹ）およびリロケート（ＲＥＬＯ
ＣＡＴＥ）の中の一つを指定する。

記述子はさらに、書式の型、入出力制御装置１５，１９
が、例えば交換器を通して一群の駆動装置を制御するよ
うに構成されている場合の特定駆動装置の指定、および
以下に説明するようなその他の制御機能などの操作性報
を供給するため使用される一群の異なる数字を含んでい
る。これらの記述子はさらに、記述子の実行中に使用さ
れる主記憶装置内のフイールドの開始アドレスそれに続
く同フイールドの終了アドレスとを含む。最後に、フア
イルアドレスが記述子に含まれるが、これによりデイス
ク・パツク・フアイル中の特定セクタが指定される。フ
アイルアドレスの書式には連続番号が使用され、デイス
ク面のインデツクス位置の後にくる第１セクタであるセ
クタ０、へツド０およびシリンダ０で始まり、セクタ、
ヘツド、シリンダの順序で進むすべての主セクタを指定
する。各シリンダに対して配備されヘツド０と関連する
予備セクタは、この連続番号のアドレス中で指定されな
い。例えば、各シリンダに対して五つの隣接する予備セ
クタだけがあり、ヘツド０と関連するデイスク面に予備
セクタが配備される。このように各シリンダのヘツドｏ
と関連する３３個のセクタの中で、２８個が主セクタで
あり、５個が予備セクタである。例えば、フアイルアド
レス２７はセクタ２７、ヘツド０、シリンダ０を示す。
フアイルアドレス２８は予備セクタであるセクタ２８を
示すのではなく、セクタ０）ヘツド１、シリンダｏを示
す。デイースク・パツクは、データの記憶に利用される
前に、先ずイニシヤライズされなければならない。

これはイニシヤライズ記述子を実行することにより達成
される。イニシヤライズ記述子の０ｐ符号が主記憶装置
１１から受け取られるとそれに応答して、入出力制御装
置１５，１９が、記述子のフアイルアドレスから解読さ
れたセクタから始めてセクタアドレスおよび試験データ
を全トラツクに書き込む。フアイルアドレスにより決定
されるセクタ位置から始めて、全セクタ（予備セクタを
含む）がイニシヤライズされる。第４図はイニシヤライ
ズ後の各トラツクの書式を示している。インデツクスの
位置に続いてトラツク開始間隙（ＢＧ）があり、トラツ
クの第１セクタのアドレス・フイールドが続く。これに
続いて別の間隙（Ｇ）、データ・フイールド、別の間隙
（Ｇ）、さらにトラツク上の第２セクタのアドレスがあ
る。トラツク終了間隙（ＥＧ）によりトラツクは終了し
、デイスク・パツクの一回転が示される。各セクタのア
ドレス部分の書式には、Ｓで示す予備フラグ・ビツトが
含まれ、セクタが主（Ｓ＝０）セクタであるか予備（Ｓ
二１）セクタであるかを表示する。これに続いてセクタ
番号（ＳＥＣＴ）、ヘツド番号（ＨＤ）、シリンダ番号
（ＣＹＬ）および最後にパリテイ・ビツト（Ｐ）がある
。イニシヤライズ記述子を実行する際の、電算機システ
ムとデイスク・パツク・ドライブの組み合わせにおける
デイスク・パツク制御装置の動作を第５図について以下
に詳細に説明する。

前記米国特許明細書中に詳述されているように、入出力
開始命令が中央処理装置１０により実行されると、中央
処理装置１０は入出力記述子（この場合はデイスク・パ
ツク・イニシヤライズ記述子）のアドレスをアドレス記
憶装置４１に記憶し、また同時に中央制御装置１２から
適当なチヤネルによりデイスク・パツク制御装置へ信号
を送り、ある操作がデイスク・パツク制御装置により開
始されるようにする。チヤネル指定線（ＣＤＬ）と呼ば
れる中央制御装置１２からの各チヤネルの制御線は、あ
る特定の制御装置により受け入れられ、入出力開始命令
により指定されてその制御装置を作動させるために使用
される。制御装置は、つぎにアドレス記憶装置４７中の
アドレスを使用して指定の記述子を主記憶装置１１から
制御装置へ転送するが、記述子の開始および終了アドレ
ス部分は特定チヤネルに割り当てられたアドレス記憶装
置４Ｔ内の場所に転送される。制御装置に４ま逐次制御
部８０が含まれる。

当該逐次制御部８０は、制御装置内の操作順序を制御す
るため、ＳＣ二０で開始し、複数の状態を通して進行す
る。制御装置は先ずＳＣ−０の状態にあり、アンド回路
８２は、チヤネル指定線（ＣＤＬ）がある入出力操作を
いつ開始するかを感知する。アンド回路８２の出力によ
り記憶読出母線（ＭＲＢ）を記述子レジスタ８４に結合
するゲート８３が開かれる。記述子がイニシヤライズ記
述子とすれば、主記憶装置１１から読み出されて制御装
置への記憶読出母線（ＭＲＢ）上に置かれた記述子の０
Ｐ符号、変数、およびフアイルアドレス部分は記述子レ
ジスタ８４に導入される。同時に、開始および終了アド
レスが、特定入出力チヤネルに割り当てられたアドレス
記憶装置４？内のある場所に収容されるが、この点につ
いては前記米国特許明細書にさらに詳細にすべてが記載
されている。記述子レジスタ８４の０Ｐ符号は解読器８
８に加えられ、イニシヤライズ０Ｐ符号に応答してイニ
シヤライズと呼ばれる出力線に信号が供給される。

初期設定の条件により逐次制御部８０はＳＣ一ｌの状態
に設定される。

ＳＣ二１の状態の間に、記述子レジスタ８４のフアイル
アドレスはアドレス解読器９２により解読されて、対応
するシリンダ、へツドおよびセクタの番号としてアドレ
スレジスタ９４に記憶される。

このアドレス解読器９２は、一種の演算回路であり、Ｓ
Ｃ：ｌの状態の間中作動する。アドレス解読器９２は、
フアイルアドレス（ＦＡ）をシリンダの主セクタの数に
より除算してシリンダ番号を発生する。−ヘツド当たり
３３セクタをもつ２０個のヘツドがある本実施例では、
主セクタの数は６５５（２０×３３−５予備セクタ）で
ある。この主セクタの数による除算の剰余をさらに一ト
ラツク当たりのセクタ数、すなわち、３３で除算すると
ヘツド番号が得られる。この除算の剰算の剰余はセクタ
番号となる。アドレス解読器９２がその動作を完了する
と、Ｆで示す信号が出力され、操作が完了したことを表
示する。Ｆ信号は、ＳＣ二１の状態と共にアンド回路９
５に加えられて、その出力により逐次制御部８０はＳＣ
−２の状態に進行する。ＳＣ＝ ２の状態の間に、アド
レスレジスタ９４のアドレスは、フアイルアドレスが主
セクタにだけ適用されるから、ヘツドｏにより走査され
るトラツク上の予備セクタを飛び越すように補正しなけ
ればならない。

アドレスレジスタ９４は計数器として動作する３つの区
分を備えている。第１区分であるＳＥＣＴ９６は、セク
タ番号を記憶し、計数入力線３２に加えられるパルスに
より最大計数値まで計数を行なう。それからＳＥＣＴ９
６は０にりセツトされ、キヤリ一 ・パルスＣＳを発生
してこれがヘツド番号を記憶する次の計数区分であるＨ
Ｄ９８に加えられる。ＨＤ９８は、１９の最大計数値ま
で計数してｏにりセツトされ、キヤリ一 ・パルスＣＨ
を発生し、これがシリンダ番号を記憶する次の計数区分
であるＣＹＬＩ口０に加えられる。シリンダ番号区分で
あるＣＹＬＩＯＯは、ｏから４０５までシステムのシリ
ンダ総数に対応して計数することが可能であり、それか
ら０にリセツトされキヤリ一 ・パルスＣＹを発生する
。アドレスレジスタ９４は、また予備フラグ・ビツト区
分Ｓおよびパリテイ・ビツト区分Ｐを有している。各ト
ラツク上のヘツド番号ｏにおける２８から３２の最後の
５個のセクタを予備セクタとして確保するため、解読さ
れたフアイルアドレスがｏでないヘツド番号を与える場
合またはヘツド番号がｏであり且つセクタ番号が２８〜
３２で５つの予備セクタに対応する場合にはいつでもセ
クタ計数値を５だけ増加することが必要である。この目
的で、セクタ番号が解読器１０２に加えられ、セクタ計
数値が２８〜３２になると該解読器１０２は出力信号を
供給する。ヘツド計数区分ＨＤ９８のヘツド番号はまた
解読器１０４にも加えられ、これによりヘツド番号が０
か０でないかを表示する出力信号が供給される。アンド
回路１０６は、ＳＣ二２の状態の間中、ヘツド番号がｏ
であり且つセクタ番号が２８から３２までのいずれかの
番号であることを感知する。アンド回路１０６の出力は
、＋５を加算する回路１０８に加えられ、これにより５
の計数値だけＳＥＣＴ９６の内容は増加される。５の加
算によりセクタ計数区分ＳＥＣＴ９６は３２を越えるの
で、ｏから４までの値にりセツトされ同時にキヤリ一
・パルスＣＳが発生しこれによりヘツド計数区分ＨＤ９
８は１だけ増加する。

アンド回路１１０は、ＳＣ二２の状態の間に、へツド番
号がｏでないかどうかを感知し、アンド回路１１０の出
力も＋５を加算する回路１０８へセクタ計数値を５だけ
調整するために加えられる。このように、各シリンダの
五つの予備セクタは自動的に取り除かれ、フアイル番号
により指定されることはできない。それから、逐次制御
部８０は、ＳＣ＝ ３の状態に進行する。ＳＣ二３の状
態の間に、シリンダ番号とヘツド番号は、ゲート１１２
と同１１４によりデイスク・パツク・ドライブのシリン
ダアドレスレジスタ６６とヘツドアドレスレジスタ１４
に各々転送される。

その結果、位置決めサーボ６４は、適正シリンダに磁気
ヘツド６２を位置決めするように働き、選択スイツチ１
２は、特定ヘツドを書込増幅器６８と読取増幅器ＴＯに
接続するように選定する。位置決めサーボ６４が磁気ヘ
ツド６２を適正に位置決めすると、サーボと呼ぶ線に信
号を供給する。サーボ線およびインテツクス線はアンド
回路１１３を通してイニシヤライズ信号と共にアンド回
路１１５へ供給され、逐次制御部８０をＳＣ二４にセツ
トする。ＳＣ＝４の状態の間に、デイスク・パツク上の
各セクタに対するセクタ番号アドレス、ヘツド番号アド
レスおよびシリンダ番号アドレスが、セクタのアドレス
フイールドと呼ばれる既定部分に記録される（第４図参
照）。

各セクタの残余はデータ・フイールドと呼ぱれ、そこに
試験データが記録される。初期設定操作は、アドレスレ
ジスタ９４の内容により指定されるセクタから開始する
。ビツト計数器１１６とセクタ計数器１１８とは、デイ
スク・パツク上のクロツク・トラツクから得られるクロ
ツク・パルス（ＣＰ）により計数が進められる。ビツト
計数器１１６とセクタ計数器１１８とは、インデツクス
・パルスにより０にリセツトされる。ビツト計数器１１
６が一つのセクタに記録されるあらかじめ定められたビ
ツト数に対応する最大計数状態に達した時に、当該ビツ
ト計数器１１６はセクタ計数器１１８に加えられるキヤ
リ一 ・パルスＣＢを供給する。セクタ計数器１１８の
内容は、比較回路１２０によりアドレスレジスタ９４の
区分であるＳＥＣＴ９６のセクタ番号と比較され、比較
回路からセクタ番号が等しい場合を示す出力信号ＥＱが
供給される。

ビツト計数器１１６の計数状態は、ＡＤＤおよびＤＡＴ
Ａと呼ばれる２本の出力線をもつ解読器１２２に加えら
れる。この解読器１２２は、ビツト計数器１１６の計数
値があるセクタのアドレスフイールドの限界内にあれば
、ＡＤＤ線に信号を供給し、ビツト計数値があるセクタ
のデータ・フイールドの限界内にあれば、ＤＡＴＡ７＠
に信号を供給する。アンド回路１２４は、ＳＣ＝４の間
に、ビツト計数器１１６の計数値がアドレスフイールド
の範囲内にある時およびセクタ計数器１１８の内容がＳ
ＥＣＴ９６に記憶されたセクタ番号に達したことを比較
回路１２０が示す時を感知する。

アンド回路１２４の出力はゲート１２６に加えられ、そ
の結果、クロツク・パルス（ＣＰ）はアドレスレジスタ
９４の内容をシフトさせる。このアンド回路１２４の出
力は、デイスク上にアドレスを記憶するためデイスク・
パツク・ドライブの書込増幅器６８へ繋がるゲート１２
８にも加えられる。ビツト計数器１１６がセクタのデー
タ・フイールドに対応する計数値に達すると、試験デー
タが試験データ・レンスタ１３０からゲート１２８に送
り出されてデイスクに記録される。アンド回路１３２は
信号ＥＱが出力される時及びＤＡＴＡ線に信号が出力さ
れる時を感知する。アンド回路１３２の出力はゲート１
３４を動作させ、試験データを直列状に試験データ・レ
ジスタ１３０から送り出すためのクロツク・パルス（Ｃ
Ｐ）を当該試験データ・レジスタ１３０に供給する。試
験データは、セクタのデータ区分に反復的に記録される
プリセツト試験語でもよいし、イニシヤライズ記述子の
開始および終了アドレスにより指定される記憶装置内の
バツフアー区分から記憶読出母線（ＭＲＢ）により得ら
れる試，験データのいずれでもよい。ゲート１２８は、
試験データ・レジスタ１３０またはアドレスレジスタ９
４のいずれかがシフトされている間ゲートが開いている
ように、アンド回路１２４と同１３２により制御される
。セクタ計数器１１８の内容を進める他に、ビツト計数
器１１６のビツト区分からのキヤリ一 ・パルスＣＢを
使用してアドレスレジスタ９４のアドレスを進行させう
る。

この目的で、アンド回路１４０は、ＳＣ＝４の状態、比
較回路１２０からのセクタ番号の等しい状態、およびビ
ツト計数器１１６からのキヤリ一 ・パルスＣＢを感知
する。アンド回路１４０の出力は、アドレスレジスタ９
４のセクタ区分ＳＥＣＴ９６の内容であるアドレスを１
たけ進めるために使用される。セクタ区分ＳＥＣＴ９６
が午ヤリ一 ・パルスＣＳを発生すると、逐次制御部８
０はアンド回路１４１の出力によりＳＣ＝ ３にりセツ
トされる。このため新しいヘツド番号が、ゲート１１４
によりデイスク・パツク・ドライブへ入れられる。解読
器１０２により示されるようにセクタ番号が２８乃至３
２であり且つヘツド番号が０である時は、アンド回路１
３９は、キヤリ一 ・パルスＣＢに応答して予備フラグ
・ビツトＳを１にセツトする。このように、予備セクタ
は、予備フラグ・ビツトがｌにセツトされる記録アドレ
スをもつが、予備フラグ・ビツトＳはすべての主セクタ
に対してｏにセツトされる。アドレスが全シリンダにわ
たり計数されると、０にりセツトされたシリンダ区分Ｃ
ＹＬＩＯＯは午ヤリーパルスＣＹを発生し、これはＳＣ
二４の状態と共にアンド回路１４２に加えられる。アン
ド回路１４２の出力により逐次制御部８０はＳＣ二５の
状態に進行する。

この状態の間に、結果記述子は、ゲート１４５により結
果記述子レジスタ１４３から記憶装置中のあらかじめ定
められた場所に戻され、入出力制御装置が記述子により
要求された動作を完了したということをシステムに表示
する。結果記述子の発生および記憶は従来から行なわれ
ており、前記米国特許明細書にも記載されている。イニ
シヤライズ操作の後、マスター制御プログラムは、結果
記述子を調べてから、別の記述子を制御装置に送り記述
子レジスタ８４に記憶させて、同一人出力チヤネルで別
の入出力動作を開始する。

通常の情況下では、これはベリフアイ記述子であり、シ
ステムがイニシヤライズ操作の間にアドレスおよび試験
データをデイスク・パツク上に正しく記録しこかどうか
を検証する働きをする。この検証は、記述子により指定
される任意のフアイルアドレスから開始することができ
る。第６図には、ベリフアイ０Ｐ符号に応答する制御装
置の操作を詳細に示してある。

解読器８８の出力がベリフアイ０Ｐ符号を示すものとす
れば、逐次制御部８０は、第５図による上記の説明と同
様にして、状態ＳＣ＝１，ＳＣ＝ ２，およびＳＣ＝３
を通して進行する。これらの状態の間に、フアイルアド
レス（ＦＡ）は解読されアドレスレジスタ９４に入れら
れ、ヘツドおよびシリンダのアドレスはデイスク・パツ
ク・ドライブへ転送される。位置決めサーボ６４がヘツ
ドを正しいシリンダに設定すると、アンド回路１４Ｔは
逐次制御部８０をＳＣ＝ ６の状態にセツトする。ＳＣ
＝ ６の状態の間に、アドレスおよびデータは、アンド
回路１４６の出力によつて制御されるゲート１４４を通
してデイスク・パツクから読み出される。

アンド回路１４６は、ＳＣ＝ ６の状態、およびビツト
計数器１１６のビツト計数値が、解読器１２２の出力に
より示されるようにあるセクタのデータ・フイールドま
たはアドレス・フイールドに対応することを感知する。
ゲート１４４の出力は、比較回路１４８の一方の入カへ
直列状に１ビツトづつ加えられる。当該比較回路１４８
の他の入力は、ゲート１２６を通してアドレスレジスタ
９４の内容をシフトさせるクロツク・パルス（ＣＰ）を
加えることによりアドレスレジスタ９４から得られる。
ゲート１２６は、ＳＣ＝ ６の状態とＡＤＤ線上の信号
と比較回路１２０の出力ＥＱとを感知するアンド回路１
４９の出力により制御される。ゲート１４４の出力はパ
リテイ・チエツク回路１５２にも加えられ、これにより
デイスク・パツクから読み出した各アドレスと試験デー
タとについてパリテイ・チエツクを行なう。

この操作は、ビツト計数器１１６からのキヤリ一 ・パ
ルスＣＢに応答してアドレスレジスタ９４のアドレスを
増数することにより後続するセクタに対しても持続され
る。当該増数は、ＳＣ＝ ６の状態とビツト計数器１１
６の出力により発生されるキヤリ一 ・パルスＣＢとを
感知するアンド回路１５０の出力によつて実現される。
アンド回路１５０の出力は、予備用を除いて記述子レジ
スタ８４のフアイルアドレスをカウント・アツプするた
めにも使用される。フアイルアドレスが予備セクタに対
して増大されないように、フアイルアドレスは予備フラ
グ・ビツトが０（Ｓ二０）の時のゲート１５６の出力に
より増数される。予備フラグは、各シリンダに対する五
つの予備セクタに対応して、ヘツド番号が０でセクタ番
号が２８から３２の場合に、アンド回路１３９の出力に
より制御されるゲート１３Ｔに加えられるキヤリ一 ・
パルスＣＢにより１にセツトされる。制御フリツプフロ
ツプ１５１も、アドレスレジスタ９４の送り動作中でも
Ｓ＝１が正しいように、ｌにセツトされる。該制御フリ
ツプフロツプ１５１は、インバータ１３６を通したアン
ド回路１３９′の出力により制御されるゲート１３８を
通るＣＢパルスによりりセツトされる。もしアドレス比
較またはパリテイ・チエツクの間に誤りが検出されると
、ＥＲＲＦｌ５ｌ御フリツプフロツプ１５４が比較回路
１４８又はパ１１テイ・チエツク回路１５２の出力はよ
りｌにセツトされる。予備セクタのアドレスは、対応す
る再配置された主セクタのアドレスと全く同一になるか
ら、予備セクタにおけるアドレス比較上の誤りは意味が
ない。従つて、比較回路１４８の出力は、フラグ・ビツ
トＳ＝０と共にアンド回路１５３に加えられる。それか
ら逐次制御部８０が、ビツト計数器１１６からのキヤリ
一 ・パルスＣＢにより示されるように、セクタの終端
部でアンド回路１５６’の出力によりＳＣ＝ ７または
ＳＣ＝８にセツトされる。逐次制御部８０は、予備フラ
グ・ビツトがオフ（Ｓ＝０）であればアンド回路１５５
によつてＳＣニ７に、予備フラグ・ビツトがオン（Ｓ＝
ｌ）であればアンド回路１５ＴによつてＳＣ＝ ８にセ
ツトされる。ＳＣ＝ ７の状態の間に、記述子レジスタ
８４のフアイルアドレスは、ゲート１５８により記憶書
込母線（ＭＷＢ）へ通され、通常の方法で記述子が指定
する開始アドレスにより決定される主記憶装置１１のバ
ツフア一 ・フイールドに書き込まれる。

また、ＥＲＲＦ制御フリツプフロツプ１５４も０にりセ
ツトされ、逐次制御部８０はＳＣ−６の状態に戻る。も
し予備セクタの検証中に誤りが発見されると、逐次制御
部８０はＳＣ二８の状態にセツトされる。ＳＣ＝８の間
に、予備アドレスがゲート１６２により予備アドレスレ
ジスタ１６４から記憶書込母線（ＭＷＢ）に通される。
予備アドレスには、予備アドレスであることを示すフラ
グ、アドレスレジスタ９４から得られるシリンダ番号、
および予備セクタの番号Ｎが含まれる。当該Ｎは、Ｓ二
ｌで示すように予備フラグがオンの時に、セクタ番号か
ら２８を減算するという方法でアドレスレジスタ９４の
セクタアドレス番号から得られる数である。この目的で
、ゲート１６６は、Ｓ＝ｌの状態に応答して、アドレス
レジスタ９４のＳＥＣＴ９６の出力を２８を減算する回
路１６８を通して予備アドレスレジスタ１６４に接続す
る。ＳＣ二７またはＳＣ二８の状態の完了により、ＥＲ
ＲＦ制御フリツプフロツプ１５４は０にりセツトされ、
逐次制御部８０はＳＣ＝ ６の状態に戻されて、検証は
デイスク・パツクの残余について続けられる。ヘツドア
ドレスが変更される場合は、逐次制御部８０がＳＣ二６
とキヤリ一 ・パルスＣＳとを感知するアンド回路１６
９によりＳＣ＝３にりセツトされる。キヤリ一 ・パル
スＣＹは、アドレスレジスタ９４のシリンダ区分ＣＹＬ
ＩＯＯから得られ、アンド回路ＩＴＩの出力によりＳＣ
二５の状態に逐次制御部８０をりセツトする。上記のよ
うに、ＳＣ＝ ５の間に、結果記述子は主記憶装置１１
に記憶され、逐次制御部８０はＳＣ＝０に復帰する。比
較回路１４８またはパリテイ・チエツク回路１５２から
の誤り状態を示す信号ＥＲＲは、マスター制御プログラ
ムが記憶装置中の結果記述子を調べる時に、システムに
対しベリフアイ・エラーを示す結果記述子においてフラ
グ・ビツトをセツトするために利用される。ベリフアイ
・エラー ・フラグ・セツトをもつ結果記述子を発見す
ると、マスター制御プログラムは、エラー ・フラグを
もつセクタのフアイルアドレスを含むリロケート記述子
を主記憶装置１１に発生させるようになつている。

記述子を発生してそれを記憶装置内の所定の場所に記憶
するためのソフトウエアは従来のものであり、中央処理
装置から独立して動作する入出力制御装置を備えるバロ
ウズ電算機Ｂ３５ＯＯおよびその他の電算機システムに
より使用される命令実行ルーチンと共通のものである。
次に、マスター制御プログラムは、リロケート記述子に
向けた入出力開始命令を実行する。リロケート記述子は
、イニシヤライズ記述子およびベリフアイ記述子につい
て前記したのと同様にして、デイスク・パツク制御装置
に転送される。リロケート記述子のフアイルアドレスは
、ベリフアイ動作期間中に誤りが発見されたセクタを示
す。さらに、リロケート記述子の変数フイールドに、Ｎ
二０〜Ｎ二４に対応する数字Ｎにより五つの予備セクタ
の中の一つを明示する。リロケート記述子を実行する場
合の制御装置の動作は、第１図に詳細に示さ第１ている
。リロケート記述子の０Ｐ符号に応答して解読器８８は
リロケート線に信号を出力する。逐次制御部８０は、第
５図と第６図に従つて説明したのと同様にして、ＳＣ二
１，ＳＣ＝ ２，ＳＣ＝ ３の状態に進行する。こうし
てフアイルアドレスは解読され、誤りを含み同一シリン
ダの特定予備セクタＮに再配置されるべきセクタを示す
セクタ番号、へツド番号およびシリンダ番号の形でアド
レスレジスタに記憶される。第Ｔ図で、シリンダおよび
ヘツドのアドレスは、イニシヤライズおよびベリフアイ
記述子について前記したのと同様にして、ＳＣ−３の状
態の間にアドレスレジスタ９４からデイスク・パツク・
ドライブへ転送され、逐次制御部８０は、アンド回路１
１０の出力によりＳＣ二９の状態にセツトされる。アン
ド回路１１０は、逐次制御部８０がＳＣ二３の状態であ
ること、リロケート０Ｐ符号があること、およびヘツド
位置決めサーボ６４がヘツドを正しいシリンダ位置に設
定したことを感知する。ＳＣ二９の状態の間に、特別な
リロケート・フラグ・パターンが、リロケート記述子の
フアイルアドレスにより指定されるセクターのアドレス
フイールドに書き込まれる。

任意の適当な符号をリロケート・フラグに使用すること
ができ、これがアドレスフイールド全体に書き込まわる
と、再配置されるセクタから読み出される時に容易にそ
のフラグとして認識されることができる。リロケート・
フラグ・パターンは、リロケートレジスタ１７２に記憶
され、ゲート１７５を通るクロツク・パルス（ＣＰ）を
使用してフラグ・パターンを送り出すことによりデイス
ク・パツタ・ドライブの書込線へ送られる。ゲート１７
５とゲート１２８は、ＳＣ＝９であることおよび信号Ｅ
Ｑの状態が真であることを感知するアンド回路１７４に
より制御される。同時に、アドレスレジスタ９４の予備
フラグはターン・オンされ制御フリツプフロツプ１５１
は１にセツトされる。キヤリ一・パルスＣＢが、セクタ
の終端でビツト計数器１１６から発生されると、アンド
回路１７６は逐次制御部８０がＳＣ＝９であること、セ
クタ比較が（ＥＱ）であること、および千ヤリ一・パル
スＣＢがビット計数器１１６から来ていることを感知し
、逐次制御部８０は、当該アンド回路１７６の出力によ
りＳＣ＝１０の状態に進行する。ＳＣ＝１０の状態に逐
次制御部８０がある時に、デイスク・パツク・ドライブ
のヘツドアドレスレジスタ７４のヘツドアドレスは、ゲ
ート１７８の出力によりＯにセツトされる。

記述子レジスタ８４の変数ビツト（ＶＡＲ）により示さ
れる番号Ｎは、五つの予備セクタの中の一つに対応する
番号０から４まであり、＋２８を加算する回路１８０に
加えられて指定予備セクタの実際のセクタ番号（Ｎ＋２
８）を形成する。この予備セクタ番号は、アドレスレジ
スタ９４のセクタ番号の代わりに、ＳＣ＝１０の状態の
間にゲート１８２を通して比較回路１２０へ加えられる
。この目的で、ＳＣ＝１０の状態は、インバータ１８４
を通してゲート１８６へ加えられ、アドレスレジスタ９
４の区分ＳＥＣＴ９６のセクタアドレスが比較回路１２
０に入力されるのを制御する。つまり、ゲート１８２が
開いている間ゲート１８６は閉じている。予備セクタ番
号がセクタ計数器１１８のセクタ計数値に対応すると、
アドレスレジスタ９４のアドレスが予備セクタのアドレ
スフイールドに読み込まれる。クロツク・パルスがゲー
ト１２６を通して加えられ、アドレスレジスタ９４の内
容をゲート１２８を通してデイスク・パツクの書込増幅
器６８へ行く線へ送り出す。ゲー口２６と１２８は、ビ
ツト計数器１１６がアドレスフイールドにあることおよ
びセクタ番号の等しい状態が比較回路１２０から来てい
ることを感知するアンド回路１８１の出力により導通状
態になる。これに続いて試験データレジスタ１３０から
の試験パターンは、アンド回路１８３の出力に応答する
ゲ゛一ト１３４を通じ、試験データレジスタ１３０への
シフト人力としてクロツク・パルスを加えることにより
、予備セクタのデータ・フイールドに書き込まれる。こ
のようにＳＣ＝１０の状態の終わりにおいては、指定さ
れた予備セタタは再配置セクタのアドレスを受け取つて
いるが予備フラグは１にセツトされている。次に、逐次
制御部８０は、アンド回路１８８の出力によりＳＣこ５
の状態にりセツトされ、その間に結果記述子は記憶装置
に戻され、リロケート記述子の実行は終了する。

データをデイスク・パツクと主記憶装置１１との間で転
送するための読取または書込記述子を実行する次の段階
では、デイスタ・パツタ制御装置はリロケート・フラグ
を含むセタタからリロケート記述子の実行中に割り当て
られた予備セクタへ自動切換を行なうことができる。

制御装置がこの機能を達成する方法を読取記述子につい
て第８図に示してある。ＳＣ＝０の間に、読取記述子を
制御装置の記述子レジスタ８４に転送することにより読
取動作が開始されると、フアイルアドレス（ＦＡ）がＳ
Ｃ＝ｌの間に解読されて前記のようにアドレスレジスタ
９４に収容される。

ＳＣ二２の間にアドレスレジスタ９４のＳＥＣＴ９６の
セクタ番号は、必要により＋５だけ補正される。それか
らヘツド番号とシリンダ番号が、ＳＣ＝３の間にデイス
ク・パツクに転送されてヘツドを位置決めし指定ヘツド
を選択する。逐次制御部８０は、０Ｐ符号が読取である
こと、逐次制御部８０がＳＣ−３の状態にあること、お
よびヘツド位置決めサーボ６４がヘツドを正しく位置決
めしたことを感知するアンド回路２００の出力によりＳ
Ｃ：：１１の状態にセツトされる。ＳＣ＝１１の状態の
間に、アドレスレジスタ９４のセクタ番号はセタタ計数
器１１８のセタタ番号と比較される。

比較回路１２０により両番号が等しいことが示されると
、ゲート１２６と同１２８／はアンド回路２０１の出力
により開かれ、デイスクから読み出された情報が転送さ
れて比較回路１４８の一方の人力に加えられる。同時に
、アドレスレジスタ９４のアドレスが、ゲート１２６を
通して加えられるクロツク・パルス（ＣＰ）によりシフ
トされ比較回路１４８の他の人力側に直列状に送り出さ
れる。もしも両アドレスの比較が一致しないか、または
パリテイ・ビツト・エラーが存在すれば、ＥＲＲＦ制御
フリツプフロツプ１５４が、第６図で説明したのと同様
に１にセツトされ、フラグが結果記述子レジスタ１４３
に設定さわる。逐次制御部８０は、アンド回路２０２の
出力によりＳＣ−５にセツトされて、結果記述子を記憶
装置に記憶させる。もし有効な比較が得られ、パリテイ
・ビツト・エラーも存在しなければ、ＥＲＲＦ制御フリ
ツプフロツプ１５４はＯにセツトされたま＼であり、セ
クタ中のデータが読み出されてバツフア一・レジスタ２
０３でバイトまたは語に変換され、バツフア一・レジス
タ２０３で変換された各バイトまたは語は、記述子によ
り指定された開始アドレスで始まり記憶書込母線（ＭＷ
Ｂ）を通つて主記憶装置１１へ転送される。バツフア一
・レジスタ２０３は、ＳＣ＝１１の間にカウンター２０
７に応答するゲート２０５により記憶書込母線（ＭＷＢ
）に接続される。シフト・パルスに応答して、カウンタ
ー２０７は、一つの完全なバイトまたは語がバツフアー
レジスタ２０３に送り込まれた時を示す。デイスク５０
から記憶装置へのデータの転送は、従来の制御機能の一
つであり、本発明の一部を形成するものではない〇アン
ド回路２０４は、ＳＣ＝１１の状態、比較回路１２０か
らのセクタの等しい状態を表わす信号ＥＱｌ解読器１２
２からのデータの状態（ＤＡＴＡ）、ＥＲＲＦ制御フリ
ツプフロツプ１５４からの非エラー状態（ＥＲＲＦ）お
よびリロケートフラグレジスタ２１０からのリロケート
・フラグのないこと（ＲＦ）に応答して、バツフアーレ
ジスタ２０３をシフトするためのクロツク・パルスがゲ
ート２０６を通れるようにする。

シフト・パルスは、データの読み出しの間にデイスク５
０から直列的に受け取られるビツトに変化する。セクタ
のデータが記憶装置に転送された後に、アンド回路２０
８を通して加えられるビツト計数器１１６からのキヤリ
一・パルスＣＢが使用され、ＳＣ＝５の状態に逐次制御
部８０をりセツトし、その状態で結果記述子が記憶装置
に転送されて動作は終止する。

もしアドレスの比較に誤りが生じたり、パリテイ・チエ
ツクに誤りが生じれば、ＥＲＲＦ制御フリツプフロツプ
１５４はオンとなり、第６図のベリフアイ記述子につい
ての説明と同様にして結果記述子にエラー・フラグがセ
ツトされる。デイスク・パツクからアドレスを読み出す
間にアドレスはリロケート・フラグレジスタ２１０にも
通される。

セクタアドレスがリロケート記述子の優先実行の結果と
してリロケート・フラグを含む場合は、出力信号ＲＦが
リロケート・フラグレジスタ２１０から発生される。Ｒ
Ｆレベルは、ＳＣ＝１１の状態とインデツクス・パルス
と共にアンド回路２１６に加えられる。アンド回路２１
６の出力により逐次制御部８０はＳＣ−１２の状態にセ
ツトさわる。それはまたアドレスレジスタ９４の予備フ
ラグをオンにする。さらにゲート１７８を開きデイスク
・パツク・ドライブのヘツドアドレスレジスタ７４をＯ
にセツトし、ヘツド番号０を選択する。ＳＣ＝１２の状
態の間に、ヘツド番号０により読み出される全セクタの
アト，レスフイールドはアドレスレジスタ９４における
アドレスと比較される。

比較が達成されると、データはその予備セクタから主記
憶装置１１へ転送される。即ち、アドレスレジスタ９４
内のアドレスが比較回路１４８の一方の入力側に送られ
る。同時にセクタアドレスが、各フイールドの間にデイ
スクから比較回路１４８の他の人力側へ読み取られる。
これは、アンド回路２２０により達成され、このアンド
回路２２０は、ＳＣ二１２の状態、アドレスフイールド
の存在、およびＡＵＦで示される制御フリツプフロツプ
２２２がＯにセツトされていることを感知する。ビツト
毎の比較がレジスタ９４のアドレスとデイスクから読み
出されるアドレスとの間で行なわれる際に、比較ビツト
が等しくない場合は、制御フリツプフロツプ２２２はア
ンド回路２２４の出力により１にセツトされる。制御フ
リツプフロツプ２２２は、ビツト計数器１１６からのキ
ヤリ一・パルスＣＢに応答するアンド回路２２６の出力
によりＯにりセツトされる。比較が成立すれば、制御フ
リツブフロツプ２２２は１にセツトされない。セクタの
データ・フイールド部分にある間の結果として、データ
は、アンド回路２２８の出力に応答してデ゛イスクから
バツフアーレジスタ２０３へ読み込まれる。というのは
、このアンド回路２２８は、ゲート２０６を開いて、ク
ロツク・パルス（ＣＰ）をバツフアーレジスタ２０３の
シフト人力側へ加えるからである。このようにして、デ
ータは予備セクタのデータ部分から主記憶装置１１へ転
送される。データの転送が完了すると、逐次制御部８０
はアンド回路２２９の出力によりＳＣ＝５にセツトされ
る。このアンド回路２２９は、ＳＣ−１２の状態、ビツ
ト計数器１１６のキヤリ一・パルスＣＢおよびＡＵＦ制
御フリツプフロツプ２２２がＯにセツトさわていること
を感知する。ＳＣ＝５の間に、結果記述子は主記憶装置
１１に転送され、動作が終了する〇比較が達成されず、
インデツクス・パルスがデイスク・パツク・ドライブか
ら再び受け取られる時に逐次制御部８０が未だにＳＣ＝
１２の状態にあわば、逐次制御部８０はアンド回路２３
０の出力によりＳＣ＝５の状態にセツトされ、このアン
ド回路２３０によりフラグ・ビツトも結果記述子レジス
タ１４３にセツトされ、デイスク・パツクの一全回転の
間に比較がどのセクタについても達成されなかつたこと
を示す。

以下、本発明の実施例の動作を概略的にまとめて説明す
る。

まず、デイスク面のインデツクス部の後の第１セクタで
あるセクタ０１ヘツドＯ及びシリンダＯに始まつてセク
タ、ヘツド及びシリンダの順で続く全初期セクタを指定
する連続数値を規定するためにフアイルアドレスを使う
。

そして、この実施例では、１シリンダ当たり３３個のセ
クタがあり、ヘツド番号０との関連では、２８個を初期
セクタとし、５個を予備セクタと想定している。例えば
、「２７」というフアイルアドレスは、セクタ２７、ヘ
ツド０１及びシリンダＯを指示する。フアイルアドレス
２８は、予備セクタ２８、ヘツドＯ及びシリンダ０を指
示するのではなく、セクタ０１ヘツド１及びシリンダＯ
を指示する点に注意すべきである０即ち１乃至２７の番
号のセクタは通常通り分布する。各トラツク上のヘツド
Ｏにおけるセクタ２８乃至３２は予備セクタである。

このようにするためには、解読されたフアイルアドレス
が０でないヘツド番号を与えるか又はヘツド番号がＯで
２８乃至３２のセクタ番号を与えるときには何時でも、
セクタ計数値を５だけ増加することが必要である。即ち
、５個の予備セクタは、ヘツドＯと連係し、２８乃至３
２のセクタ番号を与えらねる。その他のヘツドと関連し
ては、予備セクタは設けられない。従来の公知技術は、
予備セクタの利用ではなくむしろ、使用セクタに連係す
る予備トラツクの利用を示している。本発明においては
、デイスク上の欠陥を補償するために、全トラツクを複
製するのではなく、１本のトラツクの内の５個のセクタ
のみを使用する、という点に注意すべきである。本発明
実施例の動作においては、まず、デイスク上にセクタを
定義するデイスクのイニシヤライズ操作を行なう。この
イニシヤライズ処理は、逐次制御部８０により状態ＳＣ
二１に始まり、ＳＣ２、ＳＣ＝３、ＳＣ＝４へと続く。
ベリフアイ記述子に対しては、同様に状態ＳＣ＝１，．
ＳＣ＝２、ＳＣ−３と進み、状態ＳＣ＝６に至る。状態
ＳＣ＝６では、アドレス及びデータが先にイニシヤライ
ズされたデイスク・パツクから読み出され、正しいパリ
テイかどうかをチエツクされる。もしもアドレスの比較
又はパリテイのチエツクの間に誤り（エラー）が検知さ
れると、逐次制御部８０は、それぞれＳＣ＝７又はＳＣ
＝８にセツトされる。もしも発生した予備ビツト・フラ
グがＳ＝０であるならば、逐次制御部８０はＳＣ＝７に
セツトされ、もしも予備ビツト・フラグがＳ＝１である
ならば、逐次制御部８０はＳＣ＝８にセツトされる。こ
の両状態の間にフアイルアドレスは主記憶装置に送り込
まれる。この動作が完了すると、ＥＲＲＦフリツプフロ
ツプはりセツトされ、逐次制御部８０は状態ＳＣ＝６に
戻り、そしてこの動作は、デイスク・パツクの残りの部
分について続行される。

ヘツド・アドレスが変わつたときには何時でも、逐次制
御部８０は状態ＳＣ＝３に戻り、このＳＣ３の間に、シ
リンダ番号及びヘツド番号は、それぞれデイスク・パツ
ク・ドライブのシリンダアＺＯドレスレジスタ及びヘツ
ドアドレスレジスタに転送される。

ヘツドが適切に位置決めされると、逐次制御部８０はＳ
Ｃ＝４に行き、その状態では、セクタのアドレスフイー
ルドにセクタ、ヘツド及びシリンダ番号のアドレスが置
かれる。全シリンダに亘つてアドレスが計数されると、
キヤリ一・パルスＣＹがアンド回路１４２に供給され、
逐次制御部８０がＳＣ−５に行く。この状態の間に結果
記述子は、主記憶装置の或る場所に戻る。マスター制御
プログラムは、ベリフアイ処理の間にベリフアイ・エラ
ー・フラグを発見しようと記憶装置を調べる。このマス
ター制御プログラムは、記憶装置中にリロケート記述子
を発生するようにされている。それからこのリロケート
記述子は、イニシヤライズ記述子及びベリフアイ記述子
と同じ方法でデイスク・パツタ制御装置に転送される。
この時間の間、逐次制御部８０は状態ＳＣ９にセツトさ
れ、この状態の間に特別の繰り返しリロケート・フラグ
・パターンが、リロケート記述子のフアイルアドレスに
よつて指定されるセクタのアドレスフイールドに配置さ
れる。この繰り返しリロケート・フラグ・パターンは、
アドレスフイールドの全体に亘つて布置される適当な符
号であり、これにより、このフラグ・パターンは、再配
置されたセクタから読み出されたときに容易に認識され
得る。その後、逐次制御部８０は、状態ＳＣ＝１０に行
き、このＳＣ二１０は、ヘツドアドレスをＯに、予備セ
クタアドレスを予備セタタの一つに対応する番号（例え
ばＯ−４）にセツトする。予備セタタは、再配置された
セクタの新しいフイールドアドレスを受信する。その後
、データは、新しく配置されたセクタのデータフイール
ドに書き込まれる。基本的には、この実施例はまずイニ
シヤライズ・シーケンスを、次にベリフアイ・シーケン
スを実行する。

このベリフアイ・シーケンスでは、エラー・フラグをセ
ツトし、フラグの調べられるコンピユータの主記憶装置
の記憶場所にこのエラー・フラグを置き、そしてもしも
エラー・フラグがセツトされたならば、リロケート・テ
スト・パターンが原初箇所に送り込まれ、予備セクタの
一つである新しい箇所への転送を示す。それ故にデイス
クは、何ら欠陥エリアがないかの如くアドレスされるこ
とができる。というのは、プロセツサによＺυつて求め
られるアドレスは、トラツク０、セクタ２８−３２の一
つに対応する新しい欠陥のないアドレスに変更されてい
るからである。

上記の説明から、イニシヤライズ記述子、ベリフアイ記
述子、およびリロケ一目ｅ述子は、プログラマ一に対し
主セクタが不完全な場合にデータを再配置するため予備
セクタを活用することができるマスター制御プログラム
を作る用具を与えるものであることが了解されるだろう
。

ヘツド番号０の下に位置する各シリンダに対して一群の
予備セクタを設けることにより、シリンダ内の任意の場
所のセクタは、ヘツドを半径方向に他のトラツクへ移動
することなく予備セクタの一つに再配置されることがで
きる。従つて、予備セクタに再配置されたデータを見つ
けるのに費される唯一の時間は、デイスク・パツク・ド
ライブが少なくとも１回転、最大２回転するのに必要な
時間となる。叙上の説明では、出願人のバロウズＢ３５
ＯＯ電算機システムを例に採つて説明したが、本発明：
ま何らこれに限定されるものではなく、又当該技術に習
熟した者ならば、特許請求の範囲を逸脱することなく、
種々の実施例を案出し得ることは勿論である。以下に掲
げるのは、本発明の好ましい実施の態様を示すものであ
る。

（１）前記制御部材が、メモリ読取バスを介してセクタ
をアドレスするため中央制御装置１２から送られる記述
子を実行する制御レジスタ８４と、対応するシリンダ番
号、ヘツド番号及びセクタ番号を収容するアドレス・レ
ジスタ９４と、アドレスされたセクタの読取／書込ヘツ
ド６２に試験データを送出する試験データ・レジスタ１
３０と、人力記述子及び当該試験データ・レジスタ１３
０からの試験データをそのアドレス信号及び当該アドレ
スされたセクタから読出された試験データと比較する比
較及びパリテイ・チエツク回路１４８，１５２と、エラ
ーが検知されたセクタと同じシリンダ番号の予備セタタ
を割り当てる予備アドレス・レジスタとを具備し、当該
比較及びパリテイ・チエツク回路は、人力信号及び出力
信号の間の相違を示すときには制御フリツプ・フロツプ
１５４を初期化することを特徴とする特許請求の範囲第
２項に記載の磁気デイスク・パツク・フアイル。

【図面の簡単な説明】

第１図は、本発明を其体化した電算機システムの構成図
、第２図は、デイスク・パツク駆動周辺装置の路線図、
第３図は、デイスク・パツク入出力記述子の書式を示す
図、第４図は、デイスクの中の一つのトラツクの書式を
示す図、第５図は、イニシヤライズ記述子を実行するた
めの制御論理を示すデイスク・パツク制御装置の構成図
、第６図は、ベリフアイ記述子を実行するための制御論
理を示すデイスク・パツク制御装置の構成図、第７図は
、リロケート記述子を実行するための制御論理を示すデ
イスク・パツク制御装置の構成図、および第８図は、読
取記述子を実行するための制御論理を示すデイスク・パ
ツク制御装置の構成図を示すものである。 １０・・・・・中央処理装置、１１・・・・・・主記憶
装置、１２・・・・・・中央制御装置、１５，１９・・
・・・・人出力制御装置、３１・・・・・・情報レジス
タ、３６・・・・・・処理装置内部制御回路、５０・・
・・・・デイスク、５４・・・・・・駆動電動機、６２
・・・・・・磁気ヘツド、６４・・・・・・位置決めサ
ーボ、６６・・・・・シリンダアドレスレジスタ、７４
・・・・・・ヘツドアドレスレジスタ、８０・・・、・
．逐次制御部、８４・・・・・・記述子レジスタ、９４
・・・・・・アドレスレジスタ、１１６・・・・・・ビ
ツト計数器、１１８・・・・・・セクタ計数器、１２０
，１４８・・・・・・比較回路、１５４・・・・・・Ｅ
ＲＲＦ制御フリツプフロツプ、２０３・・・・・バツフ
アーレジスタ、２１０・・・・・・リロケート・フラグ
レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 一つの共通軸を中心に回動する複数の磁気ディスク
   にデジタル・データを記録し、各ディスク面に連係する
   磁気ヘッドが、半径方向に区分された複数のトラック位
   置にディスクの半径方向ユニットとして移動可能である
   磁気ディスク・パック・ファイルにおいて、各ディスク
   上の各トラックの所定数のセクタの各々にアドレス情報
   を記録するステップと、各セクタにアドレスに続く試験
   データを記録するステップと、誤りの状態を検出するた
   め各セクタからアドレス及び試験データを読み出して調
   べるステップと、誤りの状態が検出された任意のセクタ
   に対しエラー・フラグとして特定のビット・パターンを
   記録するステップと、エラー・フラグが記録されるセク
   タに先に記録されたのと同じアドレス情報を、該セクタ
   と同一半径トラック上に位置する所定グループの予備セ
   クタの一つに記録するステップからなり、読取書込の際
   その目標とするアドレスのセクタから読出した情報にエ
   ラー・フラグが含まれている場合には当該セクタと同一
   半径上のセクタを順次検索することを特徴とする磁気デ
   ィスクの欠陥の補償方法。 ２ 情報記録用の複数の同心トラック及び動作上各ディ
   スク面に連係する読取／書込ヘッドを具備すを複数の同
   軸回動可能な磁気ディスクを有し、当該読取／書込ヘッ
   ドは、デイスク半径方向に一体に、制御部材により制御
   される位置決めサーボ部材に従つて、ディスク面上の同
   心半径方向に割付けられた複数のトラックの内の選択さ
   れた一つに移動し、当該同心トラックは番号を付けられ
   た複数のセクタに分割され、当該制御部材は、選択され
   たセクタのアドレスを表わす入力信号に応答して当該入
   力信号により特定されるセクタから記録情報を読出すべ
   くデータ入力／出力チャネルに選択された読取／書込ヘ
   ッドを接続する選択部材を制御してなる磁気ディスク・
   パック・ファイルであつて、各セクタには、セクタのシ
   リンダ番号、ヘッド番号及びセクタ番号を表わすデジタ
   ル・アドレス情報が記録されることと、所定のディスク
   面には、各トラックに所定数の予備セクタが設けられて
   いることと、当該制御部材は、アドレスされたセクタか
   ら読出した記録情報中のエラーを検知する部材と、当該
   エラー検知部材がエラーを検知した時に、エラーを具備
   するセクタに特定のエラー・フラグを記録する部材と、
   エラーの検知されたセクタの情報を同じシリンダの前記
   予備セクタの一つに記録する部材とを含むこととを特徴
   とする磁気ディスク・パック・ファイル。