JPS59178762A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、半導体装置の製造方法、さらに請じくけ高精
度に多結晶シリコン膜を加工する技術に関する。
度に多結晶シリコン膜を加工する技術に関する。
従来より半導体集積回路ではゲート電極、抵抗素子およ
び配線の一部に多結晶シリコンが多く用いられる。半導
体集積回路の急速な高集積化に伴い、ゲート電極や抵抗
素子や配線に対して微細パターンの形成が必要不可欠に
なってきた。しかしながら、その微細パターンが多結晶
シリコン中の結晶粒径と同程度、又はそれ以下になると
、第１図に示すように多結晶シリコンが結晶粒３の集合
体であシ、且その形状が不規則であるが由に生ずる多結
晶シリコン膜表面の凹凸が微細パターン形成上無視でき
なくなる。多結晶シリコン膜の表面の凹凸は、レジスト
塗布後のレジスト厚を不均一にし且照射光の乱反射を招
く。その結果として第２図のようにレジストのパターン
幅が一様でなくなシ、パターンの解像度を下げる原因と
なる。また多結晶シリコンでは、結晶粒と結晶粒の間に
必ず結晶粒界４が存在するため、エツチングに対して結
晶粒界４が結晶粒３よシも早くエツチングされてしまう
事によって、エツチングパターンに第３図に示される様
なエッヂラフネス（ΔＬ）が生じて″しまう。このエッ
ヂラフネスは、パターン幅が結晶粒粒径と同程度又はそ
れ以下になった場合無視することができず、精度良いパ
ターン幅を得る事を原理的に不可能にしてしまう。その
結果高精度にゲートを加工する事ができなくなシ、それ
がために＃−導体集積回路において各トランジスタ特性
のバラツキを生じ、まだ高抵抗素子を多結晶シリコンで
形成するときにはその抵抗値の大きなバラツキを生ずる
等半導体集積回路設割上大きな制約となる。また極端な
状態においては結晶粒界４へのサイドエツチングが過度
に進み、多結晶シリコンパターンの断線を生ずる結果に
も々る。
び配線の一部に多結晶シリコンが多く用いられる。半導
体集積回路の急速な高集積化に伴い、ゲート電極や抵抗
素子や配線に対して微細パターンの形成が必要不可欠に
なってきた。しかしながら、その微細パターンが多結晶
シリコン中の結晶粒径と同程度、又はそれ以下になると
、第１図に示すように多結晶シリコンが結晶粒３の集合
体であシ、且その形状が不規則であるが由に生ずる多結
晶シリコン膜表面の凹凸が微細パターン形成上無視でき
なくなる。多結晶シリコン膜の表面の凹凸は、レジスト
塗布後のレジスト厚を不均一にし且照射光の乱反射を招
く。その結果として第２図のようにレジストのパターン
幅が一様でなくなシ、パターンの解像度を下げる原因と
なる。また多結晶シリコンでは、結晶粒と結晶粒の間に
必ず結晶粒界４が存在するため、エツチングに対して結
晶粒界４が結晶粒３よシも早くエツチングされてしまう
事によって、エツチングパターンに第３図に示される様
なエッヂラフネス（ΔＬ）が生じて″しまう。このエッ
ヂラフネスは、パターン幅が結晶粒粒径と同程度又はそ
れ以下になった場合無視することができず、精度良いパ
ターン幅を得る事を原理的に不可能にしてしまう。その
結果高精度にゲートを加工する事ができなくなシ、それ
がために＃−導体集積回路において各トランジスタ特性
のバラツキを生じ、まだ高抵抗素子を多結晶シリコンで
形成するときにはその抵抗値の大きなバラツキを生ずる
等半導体集積回路設割上大きな制約となる。また極端な
状態においては結晶粒界４へのサイドエツチングが過度
に進み、多結晶シリコンパターンの断線を生ずる結果に
も々る。
従来から半導体集積回路形成に使われている多結晶シリ
コン膜は、熱工程を通す事によ−て結晶粒径がさらに大
きく力る傾向をもつため微細化に伴う」二連の問題点を
ますます顕著にしてし１う。
コン膜は、熱工程を通す事によ−て結晶粒径がさらに大
きく力る傾向をもつため微細化に伴う」二連の問題点を
ますます顕著にしてし１う。
本発明は、上記の欠点を改良したもので、高精度の多結
晶シリコンパターンを得ることを可能にし、しいては高
密度・高信頼性を有する半導体集積回路を実現する方法
を提供することを目的とする。
晶シリコンパターンを得ることを可能にし、しいては高
密度・高信頼性を有する半導体集積回路を実現する方法
を提供することを目的とする。
本発明は、次の点に着目したものである。著者はシリコ
ンとの結合エネルギーが、Ｓ ｌｂ ’の結合エネルギ
ーより大きい元素（％Ｖてハロゲン元素〕を含む多結晶
シリコン膜６は、膜中に含まれる前述の元素の量を多く
する事によ−て結晶粒径を小さくすることができること
を発見した。またこの方法によれば１０００℃というか
なシの高温の処理においても、結晶粒径を非晶質程度の
ものまで得る事ができる。また上述の元素が多結晶シリ
コン膜中にかなり多量に（１０％程度以下）含れていて
も多結晶シリコンとしての電気的１生質には什Ｊら変わ
らないという長〃を有している。一方上述の元素、結晶
粒界でのシリコン原子の未結合手と結合して結晶粒界４
の未結合手を著しく減らす効果もある。このように結晶
粒界の未結什手が上述の元素によって結合される事によ
ってシリコンの未結合手のままの状態よりも、多結晶シ
リコン膜中の結晶粒界はＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈ−１ｇ）等のドライエツチングに対
してエツチングされにくくなる。
ンとの結合エネルギーが、Ｓ ｌｂ ’の結合エネルギ
ーより大きい元素（％Ｖてハロゲン元素〕を含む多結晶
シリコン膜６は、膜中に含まれる前述の元素の量を多く
する事によ−て結晶粒径を小さくすることができること
を発見した。またこの方法によれば１０００℃というか
なシの高温の処理においても、結晶粒径を非晶質程度の
ものまで得る事ができる。また上述の元素が多結晶シリ
コン膜中にかなり多量に（１０％程度以下）含れていて
も多結晶シリコンとしての電気的１生質には什Ｊら変わ
らないという長〃を有している。一方上述の元素、結晶
粒界でのシリコン原子の未結合手と結合して結晶粒界４
の未結合手を著しく減らす効果もある。このように結晶
粒界の未結什手が上述の元素によって結合される事によ
ってシリコンの未結合手のままの状態よりも、多結晶シ
リコン膜中の結晶粒界はＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈ−１ｇ）等のドライエツチングに対
してエツチングされにくくなる。
上記の特徴をもつ多結晶シリコン膜６をゲート電極や高
抵抗素子や配線の一部に使う事によ−て次のような効果
が生ずる。まず高温処理を経た後でも結晶粒径の小さな
結晶粒をもつ（パターン幅りよりも充分小さな）多結晶
シリコン膜が得られるため、表面の凹凸が緩和され第４
図のように平担な表面が得られる。その結果レジスト塗
布後のレジスト厚が均一になシ、且照射光の反射も一様
になる。その結果パターンの解像度が上が９、バラツギ
の少ないレジストパターン幅が得られる。
抵抗素子や配線の一部に使う事によ−て次のような効果
が生ずる。まず高温処理を経た後でも結晶粒径の小さな
結晶粒をもつ（パターン幅りよりも充分小さな）多結晶
シリコン膜が得られるため、表面の凹凸が緩和され第４
図のように平担な表面が得られる。その結果レジスト塗
布後のレジスト厚が均一になシ、且照射光の反射も一様
になる。その結果パターンの解像度が上が９、バラツギ
の少ないレジストパターン幅が得られる。
第２番目にパターン幅より充分に小さな結晶粒径である
が由に、結晶粒界へのサイドエツチングによるエッヂラ
フネス△Ｌも無視できるようになる。
が由に、結晶粒界へのサイドエツチングによるエッヂラ
フネス△Ｌも無視できるようになる。
壕だ結晶粒界４のシリコンの未結合手が、シリコンとの
結合エネルギーが５ｉ−８ｉの結合−エネルギーより大
きな元素によ−て結合されているため結晶粒界４へのサ
イドエツチングの量そのものも小さく、エッヂラフネス
をさらに減少させる。（第５図） すなわち上述の特徴をもつ多結晶シリコンを用いること
により、パターン膜りに対してエッヂラフネスΔＬが無
視できるようになり、精度良くゲート幅や抵抗素や配線
パターン幅を決める事ができるようになり、バラツキが
少なく再現性のある半導体集積回路を得ることができる
。
結合エネルギーが５ｉ−８ｉの結合−エネルギーより大
きな元素によ−て結合されているため結晶粒界４へのサ
イドエツチングの量そのものも小さく、エッヂラフネス
をさらに減少させる。（第５図） すなわち上述の特徴をもつ多結晶シリコンを用いること
により、パターン膜りに対してエッヂラフネスΔＬが無
視できるようになり、精度良くゲート幅や抵抗素や配線
パターン幅を決める事ができるようになり、バラツキが
少なく再現性のある半導体集積回路を得ることができる
。
第６図は本発明の実施例であり、ＭＯ８型ＦＥＴ（Ｆｉ
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）のゲ
ート電極形成と酸化膜上の多結晶シリコンパターン形成
を例にとってしめし友ものである。
ｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）のゲ
ート電極形成と酸化膜上の多結晶シリコンパターン形成
を例にとってしめし友ものである。
（１）シリコン基板１に素子分離用絶縁膜７を形成した
後９００℃〜１０００℃のＯ２雰囲気中で熱酸化して１
００Ａ、〜６００Ａ程度のゲート酸化膜２を形成する。
後９００℃〜１０００℃のＯ２雰囲気中で熱酸化して１
００Ａ、〜６００Ａ程度のゲート酸化膜２を形成する。
（第６図ａ）
（２）次にハロゲン元素である７ノ素原子を多結晶シリ
コン膜中に含ませる方法としてプラズマＯＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ目ｏｎ）法
を用いて形成させる。導入ガスにＳ ｉ Ｆ、とＳｉＨ
，を用いて真空度を１Ｔｏｒｒ程度で、導入ガスをプラ
ズマ分解しでゲ〜 ト酸化膜上にフッ素原子含有の多結
晶シリコン膜６あるいは非晶質シリコン膜６を約３００
０λ成長させる。（第６図ｂ） （３）次に周知の方法でレジストを塗布し、ゲート用の
レジストパターンと高抵抗または配線の一部のレジスト
パターンを形成した。（第６図Ｃ）（４）レジストパタ
ーン５を形成した後、レジストパターン５をマスクとし
て００１．ガスを主成分とする反応ガスを用いた反応性
リアクティブエツチング（ＲｉＥ）を用いて多結晶シリ
コンをバターニングする。そして多結晶シリコン上のレ
ジストを除去した後の多結晶シリコンパターン６′を第
６図ｄに示す。
コン膜中に含ませる方法としてプラズマＯＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉ目ｏｎ）法
を用いて形成させる。導入ガスにＳ ｉ Ｆ、とＳｉＨ
，を用いて真空度を１Ｔｏｒｒ程度で、導入ガスをプラ
ズマ分解しでゲ〜 ト酸化膜上にフッ素原子含有の多結
晶シリコン膜６あるいは非晶質シリコン膜６を約３００
０λ成長させる。（第６図ｂ） （３）次に周知の方法でレジストを塗布し、ゲート用の
レジストパターンと高抵抗または配線の一部のレジスト
パターンを形成した。（第６図Ｃ）（４）レジストパタ
ーン５を形成した後、レジストパターン５をマスクとし
て００１．ガスを主成分とする反応ガスを用いた反応性
リアクティブエツチング（ＲｉＥ）を用いて多結晶シリ
コンをバターニングする。そして多結晶シリコン上のレ
ジストを除去した後の多結晶シリコンパターン６′を第
６図ｄに示す。
本発明の方法によって、エッヂラフネス（△Ｌ）の少な
い多結晶シリコンパターンを得ることができた。
い多結晶シリコンパターンを得ることができた。
以下、周知の技術によってソース・ドレイン拡散１−を
形成し、Ａｌ電極を作成することによシ、ＭＯＳ Ｆ
ＥＴを形成した。
形成し、Ａｌ電極を作成することによシ、ＭＯＳ Ｆ
ＥＴを形成した。
本発明の実施例において、シリコンとの結合エネルギー
ガ５ｉ−８ｉとの結合エネルギーより大きな元素として
ハロゲン元素の７ノ素原子を例にとって示したが、必ず
しもフッ素原子に限定されるものではない。
ガ５ｉ−８ｉとの結合エネルギーより大きな元素として
ハロゲン元素の７ノ素原子を例にとって示したが、必ず
しもフッ素原子に限定されるものではない。
また、本発明の実施例において示された、例えばフッ素
原子を含む多結晶シリコン膜は、プラズマＣＶＤ法によ
・てのみ形成されたが、プラズマＣＶＤ法において基板
温度を高くして成長させる事もできる。壕だ第７図に示
される様にＳｉＦ、とＳＩＨ，の流量比を変化させる事
によ−て熱工程を経た後でも多結晶シリコンの結晶粒径
（ＧｒａｉｎＳｉｚｅ）を変化させる事ができる。この
ため流量比を変える事によって所望の結晶粒径を得る事
ができる。第７図に卦いて曲線ａ −ｅは夫々１１４０
℃、１０００℃、９００℃、８００℃、７００℃の場合
を示す。
原子を含む多結晶シリコン膜は、プラズマＣＶＤ法によ
・てのみ形成されたが、プラズマＣＶＤ法において基板
温度を高くして成長させる事もできる。壕だ第７図に示
される様にＳｉＦ、とＳＩＨ，の流量比を変化させる事
によ−て熱工程を経た後でも多結晶シリコンの結晶粒径
（ＧｒａｉｎＳｉｚｅ）を変化させる事ができる。この
ため流量比を変える事によって所望の結晶粒径を得る事
ができる。第７図に卦いて曲線ａ −ｅは夫々１１４０
℃、１０００℃、９００℃、８００℃、７００℃の場合
を示す。
キャリアガスとしてはｋｒを用いた。
まだ、フッ素原子を多結晶シリコン膜中に含ませる方法
として、フッ素原子のイオン注入法を用いる事もできる
。第６図ａの後でゲート酸化膜上に５ｉ）Ｉ、の熱分解
によシ温度６００〜７ｏｏ℃で多結晶シリコン膜を３０
（１（ＪＸ程度成長させる。その後フッ素原子をイオン
注入する。熱分解にょ９成長させた多結晶シリコンの結
晶粒径がある程度大きくても、フッ素原子のイオン注入
にょ）その多結晶シリ：ｌンは非晶質化あるいは微多結
晶化するため結晶粒径の小さな多結晶シリコン膜を得る
事ができ、本発明の効果を充分に達成することができる
。
として、フッ素原子のイオン注入法を用いる事もできる
。第６図ａの後でゲート酸化膜上に５ｉ）Ｉ、の熱分解
によシ温度６００〜７ｏｏ℃で多結晶シリコン膜を３０
（１（ＪＸ程度成長させる。その後フッ素原子をイオン
注入する。熱分解にょ９成長させた多結晶シリコンの結
晶粒径がある程度大きくても、フッ素原子のイオン注入
にょ）その多結晶シリ：ｌンは非晶質化あるいは微多結
晶化するため結晶粒径の小さな多結晶シリコン膜を得る
事ができ、本発明の効果を充分に達成することができる
。
以上述べた如く、本発明を用いることにより微細パター
ンにかいてでも高精度な多結晶シリコンの加工が可能に
なり、高密度で高信頼性な集積回路を得ることができる
。
ンにかいてでも高精度な多結晶シリコンの加工が可能に
なり、高密度で高信頼性な集積回路を得ることができる
。
第１図、第２図及び第３図は、従来法での問題点を説明
する平面図、第４図及び第５図−は本発明の詳細な説明
するレジスト塗布後の断面図及び表向拡大図、第６図（
ａ）〜（ｄ）は本発明の実施例におけるゲート電極形成
工程を示す断面図、第７図は本発明の実施例によって得
られた多結晶シリコン膜の結晶粒径の変化を示す特性図
である。 図において １・・・シリコン基板、２・・・グー）＆化膜、３・・
・多結晶シリコンの結晶粒、４・・多結晶シリコンの結
晶粒界、５・・・レジスト、６・・・シリコンとの結合
エネルギーが５ｉ−８ｉとの結合エネルギーよシも大き
な元素を含む多結晶シリコン、７・・・フィールド代理
人 弁理士 則 近 憲 佑 （ほか１名）第
７図 第５図 １ｓ６図
する平面図、第４図及び第５図−は本発明の詳細な説明
するレジスト塗布後の断面図及び表向拡大図、第６図（
ａ）〜（ｄ）は本発明の実施例におけるゲート電極形成
工程を示す断面図、第７図は本発明の実施例によって得
られた多結晶シリコン膜の結晶粒径の変化を示す特性図
である。 図において １・・・シリコン基板、２・・・グー）＆化膜、３・・
・多結晶シリコンの結晶粒、４・・多結晶シリコンの結
晶粒界、５・・・レジスト、６・・・シリコンとの結合
エネルギーが５ｉ−８ｉとの結合エネルギーよシも大き
な元素を含む多結晶シリコン、７・・・フィールド代理
人 弁理士 則 近 憲 佑 （ほか１名）第
７図 第５図 １ｓ６図
Claims (1)
- （１）シリコンとの結合エネルギーが、５ｉ−８ｉの結
合エネルギーよシも大きな元素を含む非単結晶シリコン
膜をゲート電極、高抵抗素子および配線の一部として用
いる事を特徴とする半導体装置の製造方法。 、（２） Ｓ ｉ −Ｓ ｉの結合よシも大きなシリコ
ンとの結合エネルギーを持つ元素がハロゲン元素である
前記特許請求の範凹第１項記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052717A JPH0669078B2 (ja) | 1983-03-30 | 1983-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58052717A JPH0669078B2 (ja) | 1983-03-30 | 1983-03-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59178762A true JPS59178762A (ja) | 1984-10-11 |
| JPH0669078B2 JPH0669078B2 (ja) | 1994-08-31 |
Family
ID=12922662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58052717A Expired - Lifetime JPH0669078B2 (ja) | 1983-03-30 | 1983-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669078B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02280333A (ja) * | 1989-04-20 | 1990-11-16 | Matsushita Electron Corp | 半導体装置の製造方法 |
| WO2001043187A3 (en) * | 1999-11-17 | 2002-01-10 | Koninkl Philips Electronics Nv | Removal of silicon oxynitride material using a wet chemical process after gate etch processing |
| US6770550B2 (en) | 1999-05-17 | 2004-08-03 | Renesas Technology Corp. | Semiconductor device manufacturing method |
| JP2004363284A (ja) * | 2003-06-04 | 2004-12-24 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1983
- 1983-03-30 JP JP58052717A patent/JPH0669078B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| JAPANESE JOURNAL OF APPLIED PHYSICS=1981 * |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2004363284A (ja) * | 2003-06-04 | 2004-12-24 | Renesas Technology Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0669078B2 (ja) | 1994-08-31 |
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