JPH11340174A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH11340174A JPH11340174A JP16421298A JP16421298A JPH11340174A JP H11340174 A JPH11340174 A JP H11340174A JP 16421298 A JP16421298 A JP 16421298A JP 16421298 A JP16421298 A JP 16421298A JP H11340174 A JPH11340174 A JP H11340174A
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- JP
- Japan
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- oxide film
- semiconductor device
- film
- ions
- polishing
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- Withdrawn
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- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】
【課題】 下地パターンに依存することなく、均一に層
間酸化膜を研摩することができる半導体装置の製造方法
を提供する。 【解決手段】 トランジスタＴＲが形成された半導体基
板１１上に形成された酸化膜１２の凹部に、レジスト膜
１３を形成し、レジスト膜１３をマスクにして、酸化膜
１２の凸部にリンイオンを注入し、その後、酸化膜１２
に研磨を施す。
間酸化膜を研摩することができる半導体装置の製造方法
を提供する。 【解決手段】 トランジスタＴＲが形成された半導体基
板１１上に形成された酸化膜１２の凹部に、レジスト膜
１３を形成し、レジスト膜１３をマスクにして、酸化膜
１２の凸部にリンイオンを注入し、その後、酸化膜１２
に研磨を施す。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、トランジスタ等の素子が形成されてい
る半導体基板上に形成された層間絶縁膜の研摩方法に関
する。
法に関し、特に、トランジスタ等の素子が形成されてい
る半導体基板上に形成された層間絶縁膜の研摩方法に関
する。
【０００２】
【従来の技術】従来は、半導体基板１上にトランジスタ
ＴＲ等の素子を形成した後、酸化膜２をＣＶＤ法で堆積
し、研磨を行っていたため、素子パターンが密な部分
は、酸化膜２表面が凸状になり研磨レートが遅く、それ
に対してパターンが粗な部分は、凸部がほとんどなく、
前記密なパターン上の酸化膜２表面に比し凹状になって
いるので研磨レートが早いため、研磨を行っても十分に
平坦化を行うことが出来なかった（図５）。
ＴＲ等の素子を形成した後、酸化膜２をＣＶＤ法で堆積
し、研磨を行っていたため、素子パターンが密な部分
は、酸化膜２表面が凸状になり研磨レートが遅く、それ
に対してパターンが粗な部分は、凸部がほとんどなく、
前記密なパターン上の酸化膜２表面に比し凹状になって
いるので研磨レートが早いため、研磨を行っても十分に
平坦化を行うことが出来なかった（図５）。
【０００３】パターン依存性を解消する手法として「J.
Appl. Phys. Vol.35(1996) pp. 4618-4623」に開示さ
れている手法があるが、この場合では、エッチングで残
った突起部分が研磨の初期段階で折れてしまい、下地に
ダメージを与えるという問題が生じる。
Appl. Phys. Vol.35(1996) pp. 4618-4623」に開示さ
れている手法があるが、この場合では、エッチングで残
った突起部分が研磨の初期段階で折れてしまい、下地に
ダメージを与えるという問題が生じる。
【０００４】
【発明が解決しようとする課題】そこで本発明は、下地
パターンに依存することなく、均一に層間酸化膜を研摩
することができる半導体装置の製造方法を提供すること
を目的とする。
パターンに依存することなく、均一に層間酸化膜を研摩
することができる半導体装置の製造方法を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成された酸化膜の所定領域
に、イオンを含ませる第一の工程と、前記第一の工程
後、前記酸化膜を研磨する第二の工程とを備える。
造方法は、半導体基板上に形成された酸化膜の所定領域
に、イオンを含ませる第一の工程と、前記第一の工程
後、前記酸化膜を研磨する第二の工程とを備える。
【０００６】本発明の半導体装置の製造方法の一態様例
においては、前記第一の工程で、前記酸化膜上にマスク
膜を形成し、前記マスク膜をマスクにして、前記酸化膜
の前記所定領域に前記イオンを打ち込む。
においては、前記第一の工程で、前記酸化膜上にマスク
膜を形成し、前記マスク膜をマスクにして、前記酸化膜
の前記所定領域に前記イオンを打ち込む。
【０００７】本発明の半導体装置の製造方法の一態様例
においては、前記第一の工程で、前記酸化膜の前記所定
領域上に、前記イオンを含むコート材を形成し、前記コ
ート材から前記酸化膜へと前記イオンを拡散させる。
においては、前記第一の工程で、前記酸化膜の前記所定
領域上に、前記イオンを含むコート材を形成し、前記コ
ート材から前記酸化膜へと前記イオンを拡散させる。
【０００８】本発明の半導体装置の製造方法の一態様例
においては、前記イオンは、ボロンもしくはリンのいず
れか一つである。
においては、前記イオンは、ボロンもしくはリンのいず
れか一つである。
【０００９】本発明の半導体装置の製造方法の一態様例
においては、前記酸化膜が凹凸を有し、前記第一の工程
で、前記イオンを、前記酸化膜の凸部に含ませる。
においては、前記酸化膜が凹凸を有し、前記第一の工程
で、前記イオンを、前記酸化膜の凸部に含ませる。
【００１０】
【発明の実施の形態】（第１の実施形態）以下、本発明
に係る第１の実施形態を図１〜図３に基づき説明する。
図１及び図３は、本発明に係る第１の実施形態の、半導
体装置の研磨方法の工程順断面図である。
に係る第１の実施形態を図１〜図３に基づき説明する。
図１及び図３は、本発明に係る第１の実施形態の、半導
体装置の研磨方法の工程順断面図である。
【００１１】トランジスター等を形成した半導体基板１
１上に、被研磨膜である酸化膜１２をＣＶＤ法等の手法
にて成膜する。トランジスターＴＲ等、半導体基板１１
に対して凸になる部分では、酸化膜１２の形状は下地の
凸形状が反映された形となる（図１（ａ））。
１上に、被研磨膜である酸化膜１２をＣＶＤ法等の手法
にて成膜する。トランジスターＴＲ等、半導体基板１１
に対して凸になる部分では、酸化膜１２の形状は下地の
凸形状が反映された形となる（図１（ａ））。
【００１２】酸化膜１２を形成した後、フォトレジスト
13を塗布し、ステッパー等の露光技術により、凸部分の
レジストを除去する（図１（ｂ））。
13を塗布し、ステッパー等の露光技術により、凸部分の
レジストを除去する（図１（ｂ））。
【００１３】ウエハ全面に、ボロン、もしくはリンのイ
オン１４を打ち込む。この際、フォトレジスト１３のあ
る部分はボロン、もしくはリン１４は酸化膜12まで到達
しないが、フォトレジスト１３を除去した箇所は、酸化
膜１２中にボロン、もしくはリン１４が注入される（図
１（ｃ））。注入するイオンの量、深さは、イオン打ち
込みの際の加速電圧で制御することができる。
オン１４を打ち込む。この際、フォトレジスト１３のあ
る部分はボロン、もしくはリン１４は酸化膜12まで到達
しないが、フォトレジスト１３を除去した箇所は、酸化
膜１２中にボロン、もしくはリン１４が注入される（図
１（ｃ））。注入するイオンの量、深さは、イオン打ち
込みの際の加速電圧で制御することができる。
【００１４】イオン注入後、酸素等のプラズマでフォト
レジスト13を除去した後、酸化膜１２を研磨する。研磨
は、純水中に１３重量％程度のシリカを加え、ＫＯＨ等
でｐＨを１０〜１１程度にした研磨剤を用いると良好な
研磨結果が得られやすい。ここで、ボロン、もしくはリ
ンのイオン１４を注入した部分は、元々凸であること
ら、凹部分よりも研磨されやすい部分ではあるが、さら
に注入されたボロン、もしくはリンのイオン１４の効果
で、何も注入されていない部分より４〜１０倍程度研磨
レートが早くなるため（図２）、より凸部分を選択的に
研磨することができる。そのため、通常ならば下地のパ
ターンの粗密の影響で、密な部分、すなわち酸化膜12が
凸になる部分が集中して存在する部分ほど平坦になりに
くいが、本発明においては、凸になる部分の研磨レート
をイオン注入において促進させるため、密な部分も平坦
にすることができ、パターン依存性をより少なくして研
摩することができる（図３（ａ），（ｂ））。
レジスト13を除去した後、酸化膜１２を研磨する。研磨
は、純水中に１３重量％程度のシリカを加え、ＫＯＨ等
でｐＨを１０〜１１程度にした研磨剤を用いると良好な
研磨結果が得られやすい。ここで、ボロン、もしくはリ
ンのイオン１４を注入した部分は、元々凸であること
ら、凹部分よりも研磨されやすい部分ではあるが、さら
に注入されたボロン、もしくはリンのイオン１４の効果
で、何も注入されていない部分より４〜１０倍程度研磨
レートが早くなるため（図２）、より凸部分を選択的に
研磨することができる。そのため、通常ならば下地のパ
ターンの粗密の影響で、密な部分、すなわち酸化膜12が
凸になる部分が集中して存在する部分ほど平坦になりに
くいが、本発明においては、凸になる部分の研磨レート
をイオン注入において促進させるため、密な部分も平坦
にすることができ、パターン依存性をより少なくして研
摩することができる（図３（ａ），（ｂ））。
【００１５】本発明の第１の実施形態により、被研磨膜
である酸化膜１２中の凸部分にボロン、リン等の不純物
を注入することで、パターンの粗密に影響されにくい研
磨特性を実現することができる。
である酸化膜１２中の凸部分にボロン、リン等の不純物
を注入することで、パターンの粗密に影響されにくい研
磨特性を実現することができる。
【００１６】（第２の実施形態）以下、本発明に係る第
２の実施形態を図４に基づき説明する。図４は、本発明
に係る第２の実施形態の、半導体装置を研磨する方法の
工程順断面図である。
２の実施形態を図４に基づき説明する。図４は、本発明
に係る第２の実施形態の、半導体装置を研磨する方法の
工程順断面図である。
【００１７】第１の実施形態と同様、トランジスターＴ
Ｒ等を形成した半導体基板２１上に、被研磨膜である酸
化膜２２をＣＶＤ法等の手法にて成膜する。酸化膜２２
を形成した後、リン２４を含んだガラスコート材２３を
１００ｎｍ程度と薄く塗布し、必要に応じてベークす
る。その後フォトリソ、エッチング技術により、凸な部
分、パターンが密な部分にガラスコート材２３を残し、
他の部分は除去する（図４（ａ）。
Ｒ等を形成した半導体基板２１上に、被研磨膜である酸
化膜２２をＣＶＤ法等の手法にて成膜する。酸化膜２２
を形成した後、リン２４を含んだガラスコート材２３を
１００ｎｍ程度と薄く塗布し、必要に応じてベークす
る。その後フォトリソ、エッチング技術により、凸な部
分、パターンが密な部分にガラスコート材２３を残し、
他の部分は除去する（図４（ａ）。
【００１８】ガラスコート材２３中のリン２４を酸化膜
２２に拡散させるため、例えば９００℃で６０分程度熱
処理を施す。この際の温度、時間は必要に応じて調整す
ることができる。熱処理を施している間に、ガラスコー
ト材２３から凸部分にリン２４が拡散していく（図４
（ｂ））。
２２に拡散させるため、例えば９００℃で６０分程度熱
処理を施す。この際の温度、時間は必要に応じて調整す
ることができる。熱処理を施している間に、ガラスコー
ト材２３から凸部分にリン２４が拡散していく（図４
（ｂ））。
【００１９】熱処理後、純水中に１３重量％程度のシリ
カを加え、KOH等でｐＨを１０〜１１程度にした研磨剤
を用いて研磨を行うと、第１の実施形態と同様、凸な部
分の研磨レートが速くなるため、より凸部分を選択的に
研磨することができる。
カを加え、KOH等でｐＨを１０〜１１程度にした研磨剤
を用いて研磨を行うと、第１の実施形態と同様、凸な部
分の研磨レートが速くなるため、より凸部分を選択的に
研磨することができる。
【００２０】
【発明の効果】本発明によれば、半導体基板上に形成さ
れた素子パターンの粗密に依存せず、層間絶縁膜を均一
に研摩することができ、層間絶縁膜を精度良く平坦化す
ることができる。
れた素子パターンの粗密に依存せず、層間絶縁膜を均一
に研摩することができ、層間絶縁膜を精度良く平坦化す
ることができる。
【図１】本発明の第１の実施形態を説明するための工程
順断面図である。
順断面図である。
【図２】本発明の第１の実施形態において、不純物濃度
と研磨レートとの関係を示す特性図である。
と研磨レートとの関係を示す特性図である。
【図３】本発明の第１の実施形態を説明するための工程
順断面図である。
順断面図である。
【図４】本発明の第２の実施形態を説明するための工程
順断面図である。
順断面図である。
【図５】従来の半導体装置の製造方法を説明するための
断面図である。
断面図である。
１１，２１ シリコン基板 １２，２２ 酸化膜 １３ フォトレジスト膜 ２３ ガラスコート材 １４，２４ 不純物イオン ２６ シリコン膜 ＴＲ トランジスタ
Claims (5)
- 【請求項１】 半導体基板上に形成された酸化膜の所定
領域に、イオンを含ませる第一の工程と、前記第一の工
程後、前記酸化膜を研磨する第二の工程と、を備えるこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第一の工程で、前記酸化膜上にマス
ク膜を形成し、前記マスク膜をマスクにして、前記酸化
膜の前記所定領域に前記イオンを打ち込むことを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第一の工程で、前記酸化膜の前記所
定領域上に、前記イオンを含むコート材を形成し、前記
コート材から前記酸化膜へと前記イオンを拡散させるこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項４】 前記イオンは、ボロンもしくはリンのい
ずれか一つであることを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項５】 前記酸化膜が凹凸を有し、前記第一の工
程で、前記イオンを、前記酸化膜の凸部に含ませること
を特徴とする請求項１〜４のいずれか１項に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16421298A JPH11340174A (ja) | 1998-05-28 | 1998-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16421298A JPH11340174A (ja) | 1998-05-28 | 1998-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340174A true JPH11340174A (ja) | 1999-12-10 |
Family
ID=15788806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16421298A Withdrawn JPH11340174A (ja) | 1998-05-28 | 1998-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11340174A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102592988A (zh) * | 2011-01-11 | 2012-07-18 | 中国科学院微电子研究所 | 提高打开多晶栅顶化学机械平坦化工艺均匀性的方法 |
| JP2012516556A (ja) * | 2009-01-30 | 2012-07-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 減少させられたゲート電極ピッチを有する非対称トランジスタのための段階的なウエル注入 |
| CN102789974A (zh) * | 2011-05-16 | 2012-11-21 | 中国科学院微电子研究所 | 提高浅沟槽隔离化学机械平坦化均匀性的方法 |
| FR2983636A1 (fr) * | 2012-05-22 | 2013-06-07 | Soitec Silicon On Insulator | Procede d'aplanissement d'un substrat comportant une surface libre presentant des irregularites |
| CN102543714B (zh) * | 2010-12-27 | 2015-02-25 | 中国科学院微电子研究所 | 提高打开多晶栅顶化学机械平坦化工艺均匀性的方法 |
-
1998
- 1998-05-28 JP JP16421298A patent/JPH11340174A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012516556A (ja) * | 2009-01-30 | 2012-07-19 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 減少させられたゲート電極ピッチを有する非対称トランジスタのための段階的なウエル注入 |
| US9449826B2 (en) | 2009-01-30 | 2016-09-20 | Advanced Micro Devices, Inc. | Graded well implantation for asymmetric transistors having reduced gate electrode pitches |
| CN102543714B (zh) * | 2010-12-27 | 2015-02-25 | 中国科学院微电子研究所 | 提高打开多晶栅顶化学机械平坦化工艺均匀性的方法 |
| CN102592988A (zh) * | 2011-01-11 | 2012-07-18 | 中国科学院微电子研究所 | 提高打开多晶栅顶化学机械平坦化工艺均匀性的方法 |
| CN102789974A (zh) * | 2011-05-16 | 2012-11-21 | 中国科学院微电子研究所 | 提高浅沟槽隔离化学机械平坦化均匀性的方法 |
| FR2983636A1 (fr) * | 2012-05-22 | 2013-06-07 | Soitec Silicon On Insulator | Procede d'aplanissement d'un substrat comportant une surface libre presentant des irregularites |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |