JPS59163870A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　　発明の技術分野 本発明はＭＯ８型半導体デバイスのゲート電極に施すり
んシリケートガラス膜等の保護膜形成し、エツチング処
理によって生ずるゲート電極周辺部の保護膜開口部を１
極窓とし、この窓より不純物拡散及び電極形成する高集
積化に有効な半導体装置の製造方法に関する。

（ｂ）　　技術の背景 ＭＯ８型半導体デバイスはメモリ、マイクロプロセッサ
への応用が広がると共に多結晶シリコンをゲート電極と
するｎチャンネル型ＭＯ８Ｉ　Ｃ，ＬＳ　Ｉが多く用い
られる。近年イオン打込技術、選択酸化技術、多結晶シ
リコン電極形成技術の発展に伴いＭ　ＯＳ　ＲＪｔデバ
イスが大規模集積回路の主流となっている。

例えばイオン打込技術が広く使用されるのは低濃度領域
での制御性の良さを利用してゲート領域に不純物を打込
み、不純物濃度を変えることによるしきい値（ｖｔｈ）
の制御である。一方選択性酸化技術の基本は窒化シリコ
ン膜（ＳｉｓＮ４）が酸化されにくいことを利用してＭ
ＯＳ　ＩＣ，ＬＳＩのフィールドに厚い二酸化シリコン
膜（Ｓ　１０ｚ）を形成させることにある。この利点は
二酸化シリコン膜が厚くても平坦となると共にフィール
ド部分の酸化前に基板のシリコン層に不純物をドープす
ることによシ選択的にフィールド部分の濃度が制御でき
る。即ち寄生ＭＯ８の防止が可能となるＯまた多結晶シ
リコンをゲート′醒極とるＭＯＳデバイスの特徴はゲー
ト電極となる多結晶シリコンを拡散マスクとしてソース
、ドレイン領域を形成することにある。このためゲート
電極とソース。

ドレインとの重なりは拡散層の横方向への広がりによっ
て決まるため軟なり部分を１μｍ以下にすることができ
ゲート、ドレイン間容量を小さくすることができる等の
利点がある。

（ｃ）　　従来技術と問題点 第１図は従来のｎチャンネル型シリコンゲーＹ・構造Ｍ
Ｏ８）ランジスタの製造プロセスを示す工程図である。

図中（ａ）に示すようにｐ型シリコン基板１の表面を１
．５μ程度高温酸化させて酸化膜（Ｓｉｇｈ）　２を形
成し次いで活性領域全体の酸化膜２をエツチング除去し
更にこの活性領域にゲート酸化膜３を形成する。ゲート
酸化膜３はドライ（Ｈ６０を含まない）酸素中での高温
酸化法を用い、前記の酸化膜（ＳｉＯ２）２はウェット
酸素中での厚い酸化膜形成を行なう。次いでＣＶＤ法に
よυ多結晶シリコン４をゲートｖ化膜上に形成する。次
いで（ｂ）に示すようにゲート電極５となる部分以外の
多結晶シリコン４をエツチング処理によシ除去し、更に
ソース、ドレイン領域の酸化膜を同じくエツチング除去
する。次いで（ｃ）に示すように多結晶シリコンでなる
ゲート電極５をマスクとしてイオン打込によりソース６
．ドレイン７を拡散形成する。打込まれる不純物は例え
ばｎ型の場合シん（Ｐ）或いはひ素（Ａｓ）が拡散され
てｎ型領域となる。次いでりんシリケートガラス膜（Ｐ
　Ｓ　Ｇ）等の保護膜８をＣＶＤ法により被膜成長させ
しかる後にソース、ドレイン領域の窓開き処理をし、更
に段差部を緩らかにするメルト処理する。次いで（ｄ）
に示すようにスパッタ法によりアルミ電極９を蒸着しパ
タニングする。

このようなプロセスによって構成されるＭＯ８型半導体
装置であり、多結晶シリコンのゲート電極を拡散マスク
とするソース、ドレイン拡散を行なう。

この場合ゲートとなる多結晶シリコンとソース。

ドレイン層との重なりは拡散によって決まり、ずれるこ
とはない。即ちセルファライン構造とする３− ことによりチャネル長の制御が容易となり、高集積化、
高性能化が可能である。本発明者等は更に高集積化、高
密度化に有効な半導体プロセスを提案するものである。

（ｄ）　　発明の目的 本発明は上記の点に鍼み、高集積化が可能となりしかも
生産工程の簡素化を計った半導体プロセスの提供を目的
とする。

（ｅ）　　発明の構成 上記目的は本考案によればゲート電極を形成した集積回
路基板に保護膜を被着形成させ、該ゲート電極の係挿膜
とすると共に該保護膜を除去するエツチング処理を行な
い、該ゲート電極と活性領域とに接する該保護膜の開口
部を電極窓とし、該電極窓より不純物をドープするソー
スドレイン領域形成工程と該１！、極窓にアルミ電極を
形成する蒸着工程とを含むことによって達せられる。

（ｆ）　　発明の実施例 以下本発明の実流例を図面により詳述する。

第２図は本発明の一実施例であるＭＯＳデバイ４− スの製造プロセスを示す工程図である。図中（ａ）に示
すようにｐ型シリコン基板１１の表面を高温酸化させて
酸化膜（Ｓｔｏｗ）１２を形成し、活性領域の酸化膜１
２を除去し、更にこの活性領域にゲート酸化膜１３及び
ＣＶＤにより多結晶シリコン１４又はシリサイドをゲー
ト酸化膜１３上に被着成長させる。次いでゲート電極と
なる部分以外の多結晶シリコン１４及びゲート酸化膜１
３゛をリアクティブイオンエツチング装置（ＲＩＥ）等
によりエツチング除去する。エツチング除去に際しｐ型
シリコン基板１１の活性領域１５を１００ＯＡ〜５００
０Ａ程度斜線で示す部分をエツチング除去する。次いで
（ｂ）に示すようにｐ型シリコン基板１１に減圧ＣＶＤ
法によりりんシリケートガラス膜（Ｐ　Ｓ　Ｇ）１７を
被膜成浸させる。形成されたＰＳＧ膜１７は被膜成長時
、ゲート電極１６及び活性領域１５が接する段差部１８
１ＣおいてＰＳＧ膜１７は連続成長せず他の領域に形成
された膜質に比し結晶性に劣シ、エツチングレイトの高
い膜質で形成される。ＰＥＧ膜１７の全面エツチングに
静）１．との砕羊碗柁楠の領域よりエツチング加速され
て開口することに着目したものである。即ち（ｃ）に示
すようにｐ　：ｉ’、’シリコン基板１１に形成された
ＰＳＧ膜の全面エツチングに際して段差部１８に図のよ
うな開口部１８ａを生ずる。この開口部１８ａを電＆慾
としてイオン打込により不純物をドープしｎ型のソース
ドレイン領域を形成する。次いで（ｄ）に示すように開
口部１８ａにアルミ電極１９を蒸着しパターン形成する
。

本実施例では低温プラズマ中で反応処理するプラズマＣ
ＶＤ装置を用いてアルミ電極を蒸着形成し平行平板型プ
ラズマエツチング装置を用い異方性ドライエッチにより
良好なバターニングが可能である０ このようなプロセスを用いＭＯ８型半導体装置を形成す
ることによりソースドレイン領域の窓開き処理、及びＰ
ＳＧ膜のメルト処理は不要となカ簡素化される。しかも
電極窓周辺は微細化し、従来に比して集積化が可能とな
る。尚本実施例ではｎチャンネルＭＯ８型半導体装置で
説明したがｐチャンネルＭＯＳデバイスでも同様に適応
されることは勿論である。

（ｇ）　　発明の効果 以上詳細に説明したように本発明によるＭＯ８型半導体
装置の５１Ｊ　Ｐプロセスとすることにより処理工程は
簡素化され、しかも高集積化が期待できる等優れた効果
がある。

【図面の簡単な説明】

第１図は従来のｎチャンネル型シリコンゲート構造ＭＯ
Ｓトランジスタの製造プロセスを示す工程図、第２図は
本発明の一実施例であるＭＯＳデバイスの製造プロセス
を示す工程図である。 図中１１・・・・・・ｐ型シリコン基板、１２・・・・
・俵化膜。 １３・・・・・・ゲート酸化膜、１４・・・・・・多結
晶シリコン。 １５・・・・・・活性領域、１６・・・・・・ゲート電
極、　１７・・・・・・ＰＳＧ膜、１８・・・・・・段
差部、１９・・・・・・アルミ電極。 ７− 第　１　図 ８− 華２０ 一〇− Ｕ−

Claims (1)

【特許請求の範囲】
1. ゲート電極を形成した集積回路基板に保１ｒ４ｉ膜を被
   着形成させ該ゲート電極の保護膜とすると共に咳保護膜
   を除去するエツチング処理を行ない、該ゲート′ｒ！を
   極と活性領域とに接する該保護膜の開口部を電極窓とし
   、該電極窓より不純物をドープするソース、ドレイン領
   域形成工程と、該電極窓にアルミ１Ｍ、極を形成する蒸
   着工程とを含むことを特徴とする半導体装置の製造方法
   。