JPS5916185A - メモリアクセス装置 - Google Patents
メモリアクセス装置Info
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- JPS5916185A JPS5916185A JP12600682A JP12600682A JPS5916185A JP S5916185 A JPS5916185 A JP S5916185A JP 12600682 A JP12600682 A JP 12600682A JP 12600682 A JP12600682 A JP 12600682A JP S5916185 A JPS5916185 A JP S5916185A
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- bit
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- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリアクセス装置、とくにビット単位の処理
が可能なメモリアクセス装置に関する。
が可能なメモリアクセス装置に関する。
従来、汎用のマイクロッ０ロセツサは、データの処理が
ワード単位、バイト単位で行なわれるように構成されて
いる。したがってビット単位の処理を必要とする場合に
は、ワードまたはバイト単位でメモリからデータを読み
出し、シフト命令やマスク命令を利用し、論理積または
論理和演算を行なって所望のビットに対して処理を行な
う。′メモリ装置にビットごとにデータを書き込む場合
には、そのビットを含むワードまタハバイトヲプロセッ
サによって取シ出し、シフト命令やマスク処理を施して
論理積または論理和演算を行ない、メモリに格納してい
た。
ワード単位、バイト単位で行なわれるように構成されて
いる。したがってビット単位の処理を必要とする場合に
は、ワードまたはバイト単位でメモリからデータを読み
出し、シフト命令やマスク命令を利用し、論理積または
論理和演算を行なって所望のビットに対して処理を行な
う。′メモリ装置にビットごとにデータを書き込む場合
には、そのビットを含むワードまタハバイトヲプロセッ
サによって取シ出し、シフト命令やマスク処理を施して
論理積または論理和演算を行ない、メモリに格納してい
た。
このように従来方式では、直接ビット単位の処理を行な
うことができないので、ビット処理を行なうにはシフト
、マスク、論理和および論理積などの論理演算を必要と
し、プログラムが複雑になるばかシでなく、処理速度が
遅くなる欠点がある。
うことができないので、ビット処理を行なうにはシフト
、マスク、論理和および論理積などの論理演算を必要と
し、プログラムが複雑になるばかシでなく、処理速度が
遅くなる欠点がある。
処理速度を向上させるために、１バイトまたは１ワード
を使用してビット単位の処理が可能なように構成すると
、メモリの利用効率が低下する。
を使用してビット単位の処理が可能なように構成すると
、メモリの利用効率が低下する。
本発明は、このような従来方式の欠点を解消し、簡単な
プログラムによって高い処理速度でビット単位の処理を
行なうことができ、メモリを効率的に使用することがで
きるビット処理可能なメモリアクセス装置を提供するこ
とを目的とする。
プログラムによって高い処理速度でビット単位の処理を
行なうことができ、メモリを効率的に使用することがで
きるビット処理可能なメモリアクセス装置を提供するこ
とを目的とする。
この目的は次のような本発明によるメモリアクセス装置
によって達成される。すなわちこの装置は、ワード単位
でアクセス可能なメモリにアドレス情報に従ってアクセ
スするメモリアクセス装置であって、メモリにおける特
定の領域を指定する領域指定回路と、アドレス情報が領
域指定回路で指定された領域を示しているときハ、アド
レス情報から、アクセスすべきワードを指定する第１の
信号、およびアクセスすべきビットを指定する第２の信
号を形成する信号形成回路と、メモリにおける第１の信
号の示すワードにアクセスするメモリアクセス回路と、
第２の信号に応動し、メモリアクセス回路によってアク
セスされたワードが読み出されたときは、その読み出さ
れたワードにおける第２の信号で指定されたビットを所
定のビット位置、に移して出力し、メモリアクセス回路
によってアクセスされるメモリのワード位置に入力ワー
ドを書き込むときは、入力ワードにおける所定のピット
位置のビットを第２の信号で指定されたピット位置に移
してメモリへ転送する転送回路とを含むものである。
によって達成される。すなわちこの装置は、ワード単位
でアクセス可能なメモリにアドレス情報に従ってアクセ
スするメモリアクセス装置であって、メモリにおける特
定の領域を指定する領域指定回路と、アドレス情報が領
域指定回路で指定された領域を示しているときハ、アド
レス情報から、アクセスすべきワードを指定する第１の
信号、およびアクセスすべきビットを指定する第２の信
号を形成する信号形成回路と、メモリにおける第１の信
号の示すワードにアクセスするメモリアクセス回路と、
第２の信号に応動し、メモリアクセス回路によってアク
セスされたワードが読み出されたときは、その読み出さ
れたワードにおける第２の信号で指定されたビットを所
定のビット位置、に移して出力し、メモリアクセス回路
によってアクセスされるメモリのワード位置に入力ワー
ドを書き込むときは、入力ワードにおける所定のピット
位置のビットを第２の信号で指定されたピット位置に移
してメモリへ転送する転送回路とを含むものである。
また、信号形成回路はベースレジスタを含み、アドレス
情報によって選択されたベースレジスタの内容が所定の
値を示すときは、第２の信号を形成しないことによって
、メモリにおける特定の領域に対するアクセスについて
もバイト単位の処理を行なうことができる。
情報によって選択されたベースレジスタの内容が所定の
値を示すときは、第２の信号を形成しないことによって
、メモリにおける特定の領域に対するアクセスについて
もバイト単位の処理を行なうことができる。
なお、本明細書において用語「ワード」は「バイト」を
も包含した概念として使用する。
も包含した概念として使用する。
次に添付図面を参照して本発明によるメモリアクセス装
置の実施例を詳細に説明する。
置の実施例を詳細に説明する。
本発明によるメモリアクセス装置の実施例を第１図のブ
ロック図に示す。本装置は中央処理装置（ｃｐｕ ）
ｉ ｏ ｏとメモリ装置２００との間に接続され、アド
レス制御ユニソ）Ｂｌｆ−夕制御ユニッ）Ｂ２およびメ
モリ制御ユニットＢ３からなる。
ロック図に示す。本装置は中央処理装置（ｃｐｕ ）
ｉ ｏ ｏとメモリ装置２００との間に接続され、アド
レス制御ユニソ）Ｂｌｆ−夕制御ユニッ）Ｂ２およびメ
モリ制御ユニットＢ３からなる。
メモリ装置２０′Ｏの記憶領域２０２は、第２図に示す
ように、バイト（！、だはワード）単位でアクセスでき
るバイト（またはワード）アドレス領域、たとえばＭｌ
、Ｍ３と、ビット単位でアクセスできるビットアドレス
領域、たとえばＭ２．Ｍ４を有する。本発明によれば、
これら両頭域は記憶領域２０２に混在させることができ
、後述のように本実施例では２つの領域レジスタγｌお
よびγ２（第３図）の内容によってグログラマブルに指
定可能である。この例では、領域レジスタγ１にＸ３１
が、γ２にはＸ３３がセットされ、それぞれ記憶領域２
０２におけるアドレスｘａｉｏｏから始まる領域Ｍ２、
およびアドレスＸ３３００から始まる領域Ｍ４がビット
アドレス領域に指定されている。なお、領域レジスタの
数およびビット数はピッドアゝレス領域に指定できる領
域の数や大きさに依存する。
ように、バイト（！、だはワード）単位でアクセスでき
るバイト（またはワード）アドレス領域、たとえばＭｌ
、Ｍ３と、ビット単位でアクセスできるビットアドレス
領域、たとえばＭ２．Ｍ４を有する。本発明によれば、
これら両頭域は記憶領域２０２に混在させることができ
、後述のように本実施例では２つの領域レジスタγｌお
よびγ２（第３図）の内容によってグログラマブルに指
定可能である。この例では、領域レジスタγ１にＸ３１
が、γ２にはＸ３３がセットされ、それぞれ記憶領域２
０２におけるアドレスｘａｉｏｏから始まる領域Ｍ２、
およびアドレスＸ３３００から始まる領域Ｍ４がビット
アドレス領域に指定されている。なお、領域レジスタの
数およびビット数はピッドアゝレス領域に指定できる領
域の数や大きさに依存する。
７）’Ｌ／ス制御ユニッ） Ｂ ｔｕｃｐｔｒ １０
ｏｖｃ対して、メモリ読出しくＲ）／書込み（Ｗ）信号
の制Ｎ線Ｓ００、アドレスバスＡＯＯおよヒテータパス
Ｄ００によってインタフェースしている。
ｏｖｃ対して、メモリ読出しくＲ）／書込み（Ｗ）信号
の制Ｎ線Ｓ００、アドレスバスＡＯＯおよヒテータパス
Ｄ００によってインタフェースしている。
アドレス信号ＡＯＯは第４図に示すように、本実施例で
は３つの部分Ａｌｌ、Ａ１２およびＡ１３からなる１６
ビ、トヮードである。部分Ａｌｌはその上位８ビツト、
すなわち第８〜１５ビツトを占め、メモリ２００のアド
レス空間２０２においてビットアドレス領域Ｍ２または
Ｍ４を指定する領域指定部である。部分Ａ１２はアドレ
ス信号ＡＯＯの第６および第７ビツトからなり、ペース
レジスタｂＯ〜ｂ ３（第５図）を選択的に指定するペ
ースレジスタ指定部である。部分Ａ１３は、ベースレジ
スタ指定部Ａ１２で指定されたペースレ・ゾスタｂＯ〜
ｂ３の内容で指定される基準アドレスに対するディスプ
レースメントを指定するディスグレースメント部であり
、下位６ビツト、すなわち第Ｏ〜５ビットからなる。
は３つの部分Ａｌｌ、Ａ１２およびＡ１３からなる１６
ビ、トヮードである。部分Ａｌｌはその上位８ビツト、
すなわち第８〜１５ビツトを占め、メモリ２００のアド
レス空間２０２においてビットアドレス領域Ｍ２または
Ｍ４を指定する領域指定部である。部分Ａ１２はアドレ
ス信号ＡＯＯの第６および第７ビツトからなり、ペース
レジスタｂＯ〜ｂ ３（第５図）を選択的に指定するペ
ースレジスタ指定部である。部分Ａ１３は、ベースレジ
スタ指定部Ａ１２で指定されたペースレ・ゾスタｂＯ〜
ｂ３の内容で指定される基準アドレスに対するディスプ
レースメントを指定するディスグレースメント部であり
、下位６ビツト、すなわち第Ｏ〜５ビットからなる。
アドレス制御ユニットＢ１は主として、領域レソスタ部
ＣＩ、アドレスぎットディスプレースメント部Ｃ２、下
位アドレス選択部ｃ３およびペースレジスタ選択部ｃ４
を有する。ＣＰＵ１００からのアドレスバスＡＯＯは、
領域指定部Ａｌｌが領域レノスタ部ｃ１に入力され、ペ
ースレジスタ指定部Ａ１２は下位アドレス選択部Ｃ３お
よびペースレジスタ選択部ｃ４に入力され、ディスフ０
レースメント部Ａ１３はディスフ０レースメント部ｃ２
および下位アドレス選択部Ｃ３に入力される。
ＣＩ、アドレスぎットディスプレースメント部Ｃ２、下
位アドレス選択部ｃ３およびペースレジスタ選択部ｃ４
を有する。ＣＰＵ１００からのアドレスバスＡＯＯは、
領域指定部Ａｌｌが領域レノスタ部ｃ１に入力され、ペ
ースレジスタ指定部Ａ１２は下位アドレス選択部Ｃ３お
よびペースレジスタ選択部ｃ４に入力され、ディスフ０
レースメント部Ａ１３はディスフ０レースメント部ｃ２
および下位アドレス選択部Ｃ３に入力される。
領域レノスタ部Ｃ１はこの例では領域レジスタγｌおよ
びγ２を有する。これはアドレス信号ＡＯＯの領域指定
部Ａｌｌとレジスタｒ１およびγ２の内容とを比較する
回路である。その出力Ａ５０はアドレス制御ユニットＢ
１のアドレス出力Ａ６０の一部を構成する。領域レジス
タｒ１およびγ２の内容はプログラマブルであす、アド
レス空間２０２（第２図）においてビットアドレス領域
とし−て利用する領域、たとえばＭ２ 、Ｍ４などのア
ドレスをセットすることができる。このセットは、たと
えばＣＰＵ １００の出力命令で行なうことができる。
びγ２を有する。これはアドレス信号ＡＯＯの領域指定
部Ａｌｌとレジスタｒ１およびγ２の内容とを比較する
回路である。その出力Ａ５０はアドレス制御ユニットＢ
１のアドレス出力Ａ６０の一部を構成する。領域レジス
タｒ１およびγ２の内容はプログラマブルであす、アド
レス空間２０２（第２図）においてビットアドレス領域
とし−て利用する領域、たとえばＭ２ 、Ｍ４などのア
ドレスをセットすることができる。このセットは、たと
えばＣＰＵ １００の出力命令で行なうことができる。
アドレス信号ＡＯＯのベースレジスタ指定部Ａ１２が領
域レジスタγ１またはγ２の内容と一致すると、制御線
８０２が付勢され、ベースレジスタ選択部Ｃ４が起動さ
れる。ベースレジスタ選択部ｃ＋はペースレジスタｂＯ
〜ｂ３（第５図）を示し、アドレス信号Ａ００のベース
レジスタ指定部Ａ１２によってペースレジスタｂＯ−ｂ
３を選択する。選択されたペースレジスタの内容が０で
あれば、これはビット領域指定にもかかわらずバイトア
ドレスの指定を意味し、バイトアドレス制御が行なわれ
る。選択されたペースレジスタの内容が０でなければ、
ビットアドレス信号Ｓｌｌを付勢し、下位アドレス選択
部Ｃ３、ならびにデータ制御ユニットＢ２およびメモリ
制御ユニッ）Ｂ３にビットアドレス制御を指示する。
域レジスタγ１またはγ２の内容と一致すると、制御線
８０２が付勢され、ベースレジスタ選択部Ｃ４が起動さ
れる。ベースレジスタ選択部ｃ＋はペースレジスタｂＯ
〜ｂ３（第５図）を示し、アドレス信号Ａ００のベース
レジスタ指定部Ａ１２によってペースレジスタｂＯ−ｂ
３を選択する。選択されたペースレジスタの内容が０で
あれば、これはビット領域指定にもかかわらずバイトア
ドレスの指定を意味し、バイトアドレス制御が行なわれ
る。選択されたペースレジスタの内容が０でなければ、
ビットアドレス信号Ｓｌｌを付勢し、下位アドレス選択
部Ｃ３、ならびにデータ制御ユニットＢ２およびメモリ
制御ユニッ）Ｂ３にビットアドレス制御を指示する。
アドレスビットディスフ０レースメン） 部Ｃ２は、上
述のようにして選択されたペースレジスタの内容Ａ２１
とアドレス信号ＡＯＯのディスプレースメント部Ａ１３
とを加算する加算回路である（第６図）。加算結果は、
下位３ビツトＡ３２がビットディスプレースメント（第
７図）としてデータ制御ユニッ）Ｂ２およびメモリ制御
ユニッ）Ｂ３へ出力され、上位８ピツ）Ａ３１が下位バ
イトアドレス（第７図）として下位アドレス選択部Ｃ３
へ転送される。
述のようにして選択されたペースレジスタの内容Ａ２１
とアドレス信号ＡＯＯのディスプレースメント部Ａ１３
とを加算する加算回路である（第６図）。加算結果は、
下位３ビツトＡ３２がビットディスプレースメント（第
７図）としてデータ制御ユニッ）Ｂ２およびメモリ制御
ユニッ）Ｂ３へ出力され、上位８ピツ）Ａ３１が下位バ
イトアドレス（第７図）として下位アドレス選択部Ｃ３
へ転送される。
下位アドレス選択部ｃ３は、ビットアドレス信号Ｓ１１
に応じて下位アドレスＡ１２およびＡ１３かＡ３１かを
選択する選択回路である。
に応じて下位アドレスＡ１２およびＡ１３かＡ３１かを
選択する選択回路である。
ビットアドレス信号８１１が付勢されていれば、ディス
プレースメント部ｃ２で形成された下位バイトアドレス
Ａ３１が出力Ａ４１に出力され、信号Ｓ１１が消勢され
ていればアドレス信号ＡＯＯのベースレジスタ指定部Ａ
１２およびディスプレースメント部Ａ１３が出力Ａ４１
に出力される。したがってアドレス制御ユニッ）Ｂｌか
ら出力されるアドレス信号Ａ６０は領域レノスタ部Ｃ１
の出力Ａ５０と下位アドレス選択部Ｃ３の出力Ａ４１と
で構成される。
プレースメント部ｃ２で形成された下位バイトアドレス
Ａ３１が出力Ａ４１に出力され、信号Ｓ１１が消勢され
ていればアドレス信号ＡＯＯのベースレジスタ指定部Ａ
１２およびディスプレースメント部Ａ１３が出力Ａ４１
に出力される。したがってアドレス制御ユニッ）Ｂｌか
ら出力されるアドレス信号Ａ６０は領域レノスタ部Ｃ１
の出力Ａ５０と下位アドレス選択部Ｃ３の出力Ａ４１と
で構成される。
アドレス信号Ａ６０はメモリ制御ユニットＢ３のアドレ
ス保持部Ｃ１ｌを通してメモリ装置２００にアドレス空
間２０２の実効アドレスを指定する信号Ａ７０として供
給される。アドレス保持部ｃｔｉは必要に応じてメモリ
装置２００へのアドレスＡ７０の供給タイミングを調整
するバッファである。メモリ装置２００に対する読出し
くＲ）／書込み制御は信号Ｓ１２によって行なわれる。
ス保持部Ｃ１ｌを通してメモリ装置２００にアドレス空
間２０２の実効アドレスを指定する信号Ａ７０として供
給される。アドレス保持部ｃｔｉは必要に応じてメモリ
装置２００へのアドレスＡ７０の供給タイミングを調整
するバッファである。メモリ装置２００に対する読出し
くＲ）／書込み制御は信号Ｓ１２によって行なわれる。
ＣＰＵ １００とメモリ装置２００の間のデータ転送は
データ制御ユニットＢ２およびメモ！Ｊ ｆｔｉ制御ユ
ニッ）Ｂ３を介して行なわれる。データ市制御ユニッ）
Ｂ２では、Ｒ／Ｗ信号Ｓ００およびビットアドレス信号
Ｓ１１によってデータ転送方向およびデータビットの置
換えが制御される。
データ制御ユニットＢ２およびメモ！Ｊ ｆｔｉ制御ユ
ニッ）Ｂ３を介して行なわれる。データ市制御ユニッ）
Ｂ２では、Ｒ／Ｗ信号Ｓ００およびビットアドレス信号
Ｓ１１によってデータ転送方向およびデータビットの置
換えが制御される。
ビットアドレス信号８１１が消勢されてイルと、Ｒ／Ｗ
信号Ｓ００が読出しくＲ）を指示していればケ゛−トＣ
５が付勢され、メモリ制御ユニノ）Ｂ３からＣＰＵ１０
０へのデータ転送が行なわれる。一方、Ｒ／Ｗ信号ＳＯ
Ｏが書込み（Ｗ）を指示していればケゝ−）Ｃ６が付勢
され、ＣＰＵ １００からメモリ制御ユニッ）Ｂ３への
データ転送が行なわれる。
信号Ｓ００が読出しくＲ）を指示していればケ゛−トＣ
５が付勢され、メモリ制御ユニノ）Ｂ３からＣＰＵ１０
０へのデータ転送が行なわれる。一方、Ｒ／Ｗ信号ＳＯ
Ｏが書込み（Ｗ）を指示していればケゝ−）Ｃ６が付勢
され、ＣＰＵ １００からメモリ制御ユニッ）Ｂ３への
データ転送が行なわれる。
ビットアドレス信号８１１が付勢されていると、Ｒ／Ｗ
信号が読出しを指示していればエンコーダＣ７が付勢さ
れる。エンコーダＣ７は、メモリ制御ユニッ）Ｂ３から
送られたデータＤＯ３においてアドレス制御ユニッ）Ｂ
ｌのディスフレースメント部Ｃ２から供給された３ビツ
トのディスフ０レースメントＡ３２で指定されたビット
を選択し、これを最下位ピッ）（ＬＳＢ）にセ、トシ、
他のビットは０としてデータックスＤＯ２へ出力し、Ｃ
ＰＵ １００へ送出する。一方、Ｒ／Ｗ信号８１１が書
込みを指示していればデコーダＣ８が付勢される。デコ
ーダＣ８は、ＣＰＵ １００から送られたデータＤＯ２
の最下位ビット（ＬＳＢ ） ｔディスフ０レースメン
トＡ３２で指定されたビット位置にシフトし、他のビッ
トはＯにしてデータバスＤＯ３へ出力し、メモリ制御ユ
ニッ）Ｂ３へ送出する。
信号が読出しを指示していればエンコーダＣ７が付勢さ
れる。エンコーダＣ７は、メモリ制御ユニッ）Ｂ３から
送られたデータＤＯ３においてアドレス制御ユニッ）Ｂ
ｌのディスフレースメント部Ｃ２から供給された３ビツ
トのディスフ０レースメントＡ３２で指定されたビット
を選択し、これを最下位ピッ）（ＬＳＢ）にセ、トシ、
他のビットは０としてデータックスＤＯ２へ出力し、Ｃ
ＰＵ １００へ送出する。一方、Ｒ／Ｗ信号８１１が書
込みを指示していればデコーダＣ８が付勢される。デコ
ーダＣ８は、ＣＰＵ １００から送られたデータＤＯ２
の最下位ビット（ＬＳＢ ） ｔディスフ０レースメン
トＡ３２で指定されたビット位置にシフトし、他のビッ
トはＯにしてデータバスＤＯ３へ出力し、メモリ制御ユ
ニッ）Ｂ３へ送出する。
メモリ制御ユニッ）Ｂ３は、Ｒ／Ｗ信号５００１ビット
アドレス信号Ｓ１１およびビノトディスプレースメント
Ａ３２に従ってメモリ装置２０００Ｒ／Ｗ制御を行なう
。アドレス制御ユニットＢ１からのアドレス信号Ａ６０
は、ビットアドレス信号Ｓｌｌが付勢されていれば、ビ
ットアドレスされるビットを含むバイトのバイトアドレ
スとして機能し、信号８１１が消勢されていれば通常の
バイトアドレスとして機能する。
アドレス信号Ｓ１１およびビノトディスプレースメント
Ａ３２に従ってメモリ装置２０００Ｒ／Ｗ制御を行なう
。アドレス制御ユニットＢ１からのアドレス信号Ａ６０
は、ビットアドレス信号Ｓｌｌが付勢されていれば、ビ
ットアドレスされるビットを含むバイトのバイトアドレ
スとして機能し、信号８１１が消勢されていれば通常の
バイトアドレスとして機能する。
メモリ制御ユニッ）Ｂ３は、データ制御ユニットＢ２と
メモリ装置２００との間のデータノぐスＤＯ５に接続さ
れたマスク部Ｃ９、論理和（ＯＲ）回路Ｃ１Ｏおよびデ
ータ保持部Ｃ１ｌを有し、これらはＲ／Ｗ信号Ｓ００お
よびビットアドレス信号８１１によって制御される。ま
た、マスク部Ｃ９は後述のように、ディスプレースメン
トＡ３２によってデータのマスクすべきピント位置が選
択される。
メモリ装置２００との間のデータノぐスＤＯ５に接続さ
れたマスク部Ｃ９、論理和（ＯＲ）回路Ｃ１Ｏおよびデ
ータ保持部Ｃ１ｌを有し、これらはＲ／Ｗ信号Ｓ００お
よびビットアドレス信号８１１によって制御される。ま
た、マスク部Ｃ９は後述のように、ディスプレースメン
トＡ３２によってデータのマスクすべきピント位置が選
択される。
メモリ装置２００から読み出す場合、すなわちＲ／Ｗ信
号Ｓ００がＲ動作を指示している場合、アドレス制御ユ
ニットＢ２からのアドレス信号Ａ６０は、他の信号の状
態にかかわらずそのままアドレス信号Ａ７０としてメモ
リ装置２００に与えられる。メモリ装置２００に対して
メモリ制御ユニッ）Ｂ２はＲ／Ｗ信号Ｓ１２を読出し状
態にし、アドレス信号Ａ７０で指定されたアドレスのデ
ータをメモリ装置２００から読み出し、データバスＤＯ
６、ＤＯ５を介してデータ制御ユニソ）Ｂ２へ転送する
。
号Ｓ００がＲ動作を指示している場合、アドレス制御ユ
ニットＢ２からのアドレス信号Ａ６０は、他の信号の状
態にかかわらずそのままアドレス信号Ａ７０としてメモ
リ装置２００に与えられる。メモリ装置２００に対して
メモリ制御ユニッ）Ｂ２はＲ／Ｗ信号Ｓ１２を読出し状
態にし、アドレス信号Ａ７０で指定されたアドレスのデ
ータをメモリ装置２００から読み出し、データバスＤＯ
６、ＤＯ５を介してデータ制御ユニソ）Ｂ２へ転送する
。
Ｒ／Ｗ信号ＳＯＯが書込みを指示している場合、ビット
アドレス信号Ｓｌｌが消勢されていれば、メモリ制御ユ
ニッ）Ｂ３はメモリ装置２００へＲ／Ｗ信号Ｓ１２を書
込み状態として与え、アドレス信号Ａ７０で指定された
メモリ装［２００のアドレスへデータ制御ユニッ）Ｂ２
からデータバスＤＯ５、ＤＯ６を介してデータが転送さ
れ、書き込まれる。
アドレス信号Ｓｌｌが消勢されていれば、メモリ制御ユ
ニッ）Ｂ３はメモリ装置２００へＲ／Ｗ信号Ｓ１２を書
込み状態として与え、アドレス信号Ａ７０で指定された
メモリ装［２００のアドレスへデータ制御ユニッ）Ｂ２
からデータバスＤＯ５、ＤＯ６を介してデータが転送さ
れ、書き込まれる。
Ｒ／Ｗ信号ＳＯＯが書込みを指示し、ビットアドレス信
号Ｓｌｌが付勢されている場合、メモリ制御ユニッ）Ｂ
３は次のように動作する。
号Ｓｌｌが付勢されている場合、メモリ制御ユニッ）Ｂ
３は次のように動作する。
まず、データ制御ユニッ）Ｂ２からデータバスＤＯ５に
入力されたデータはデータ保持部Ｃ１ｌに保持される。
入力されたデータはデータ保持部Ｃ１ｌに保持される。
このデータは、データ制御ユニッ）Ｂ２のデコーダＣ８
においてすでに、ディスブレースメン）Ａ３２で指定さ
れたビットのみが有意であり他のビットはすべて０とさ
れたものである。次にメモリ制御ユニッ）Ｂ３は、Ｒ／
Ｗ信号Ｓ１２を読出し状態とし、アドレス信号Ａ７０で
指定されたメモリ装置２００のアドレスからデータバス
ＤＯ６を通してマスク部Ｃ９にデータを読み出す。その
際マスク部Ｃ９は、アドレス制御ユニッ１−Ｂｌのディ
スプレースメント部Ｃ２から与えられたディスブレース
メン）Ａ３２で指定されたビット位置のみにマスクをか
ける。すなわち、メモリ装置２００から読み出されたデ
ータは、そのビット位置だけが０とされ、他のビットは
有意ビットとしてマスク部Ｃ９からＯＲ部ＣＩＯに出力
される。
においてすでに、ディスブレースメン）Ａ３２で指定さ
れたビットのみが有意であり他のビットはすべて０とさ
れたものである。次にメモリ制御ユニッ）Ｂ３は、Ｒ／
Ｗ信号Ｓ１２を読出し状態とし、アドレス信号Ａ７０で
指定されたメモリ装置２００のアドレスからデータバス
ＤＯ６を通してマスク部Ｃ９にデータを読み出す。その
際マスク部Ｃ９は、アドレス制御ユニッ１−Ｂｌのディ
スプレースメント部Ｃ２から与えられたディスブレース
メン）Ａ３２で指定されたビット位置のみにマスクをか
ける。すなわち、メモリ装置２００から読み出されたデ
ータは、そのビット位置だけが０とされ、他のビットは
有意ビットとしてマスク部Ｃ９からＯＲ部ＣＩＯに出力
される。
ＯＲ部ＣＩＯはマスク部Ｃ９の出力とデータ保持部Ｃ１
ｌの出力との論理和をとってデータバスＤＯ５に出力し
、メモリ制御部Ｂ３はこのときＲ／Ｗ信号Ｓ１２を書込
み状態に切り換える。
ｌの出力との論理和をとってデータバスＤＯ５に出力し
、メモリ制御部Ｂ３はこのときＲ／Ｗ信号Ｓ１２を書込
み状態に切り換える。
これによってＯＲ部Ｃ１０の出力データが、アドレス信
号Ａ７０で指定されたメモリ装置２００のアドレスへ蓄
積される。したがってメモリ装置２００のそのアドレス
には、ディスブレースメン）Ａ３２で指定されたビット
のみがＣＰＵ１００の指示する状態に書き込まれ、他の
ビットは元の状態を保つ。このようなマスク処理を行な
うタイミング上、アドレス信号Ａ７０を継続して出力す
るために、データ保持部Ｃ１ｌはアドレス信号Ａ６０を
一時保持する。
号Ａ７０で指定されたメモリ装置２００のアドレスへ蓄
積される。したがってメモリ装置２００のそのアドレス
には、ディスブレースメン）Ａ３２で指定されたビット
のみがＣＰＵ１００の指示する状態に書き込まれ、他の
ビットは元の状態を保つ。このようなマスク処理を行な
うタイミング上、アドレス信号Ａ７０を継続して出力す
るために、データ保持部Ｃ１ｌはアドレス信号Ａ６０を
一時保持する。
ところで、ＣＰＵ１００からアドレス制御ユニッ）Ｂｌ
の領域レジスタ部ｃ１に与えられたアドレス信号ＡＯＯ
がビットアドレス領域Ｍ２またはＭ４を指定していると
、領域レノスタ部ｃ１の領域レノスタγ１またはγ２が
これを検出し、ペースレジスタ選択部Ｃ４を起動する。
の領域レジスタ部ｃ１に与えられたアドレス信号ＡＯＯ
がビットアドレス領域Ｍ２またはＭ４を指定していると
、領域レノスタ部ｃ１の領域レノスタγ１またはγ２が
これを検出し、ペースレジスタ選択部Ｃ４を起動する。
選択部Ｃ４で選択されたペースレジスタの内容が０でな
ければビットアドレス信号Ｓ１１が付勢され、系はビッ
トアドレス動作に移行する。この場合、メモリ装置２０
０においてアクセスすべきバイトは、選択されたペース
レジスタの内容Ａ２１とディスプレースメント部Ａ１３
との和で形成されたバイトアドレスＡ４１．および領域
指定部Ａｌｌで指定され、そのバイトにおいて必要とす
るビットはディスブレースメン）Ａ３２で指定される。
ければビットアドレス信号Ｓ１１が付勢され、系はビッ
トアドレス動作に移行する。この場合、メモリ装置２０
０においてアクセスすべきバイトは、選択されたペース
レジスタの内容Ａ２１とディスプレースメント部Ａ１３
との和で形成されたバイトアドレスＡ４１．および領域
指定部Ａｌｌで指定され、そのバイトにおいて必要とす
るビットはディスブレースメン）Ａ３２で指定される。
ビットアドレス動作では、ＣＰＵ１００に入力するデー
タＤＯＯはＬＳＢのみが有効なビットとして取シ扱われ
る。これはデータ制御ユニノ）Ｂ２において、メモリ読
出しの場合はエンコーダＣ７にてデータＤＯ３における
ディスブレースメン）Ａ３２で指定するビット位置のビ
ットをＬＳＢにシフトしてデータＤＯ２として出力する
ことによって行なわれる。メモリ書込みの場合は、デコ
ーダＣ８にてデータＤＯ２のＬＳＢをディスプレ・−ス
メントＡ３２で指定するビット位置にシフトしてデータ
ＤＯ３として出力し、メモリ制御部Ｂ３では、そのとき
バイトアドレス指定されているバイトを一旦読み出し、
ディスブレースメン）Ａ３２で指定されたビット位置の
みにマスクをかけてそのビットだけをデータＤＯ３で与
えられる所望の状態にし、再びそのバイトアドレスに書
き込むことによって、所望のビットの書込みを行なう。
タＤＯＯはＬＳＢのみが有効なビットとして取シ扱われ
る。これはデータ制御ユニノ）Ｂ２において、メモリ読
出しの場合はエンコーダＣ７にてデータＤＯ３における
ディスブレースメン）Ａ３２で指定するビット位置のビ
ットをＬＳＢにシフトしてデータＤＯ２として出力する
ことによって行なわれる。メモリ書込みの場合は、デコ
ーダＣ８にてデータＤＯ２のＬＳＢをディスプレ・−ス
メントＡ３２で指定するビット位置にシフトしてデータ
ＤＯ３として出力し、メモリ制御部Ｂ３では、そのとき
バイトアドレス指定されているバイトを一旦読み出し、
ディスブレースメン）Ａ３２で指定されたビット位置の
みにマスクをかけてそのビットだけをデータＤＯ３で与
えられる所望の状態にし、再びそのバイトアドレスに書
き込むことによって、所望のビットの書込みを行なう。
ペースレジスタ選択部Ｃ４においてペースレジスタ指定
部Ａ １２で指定されたペースレジスタの内容が０の場
合、およびアドレス信号ＡＯＯＯ領域指定部Ａｌｌが領
域レノスタγ１まだはγ２の内容と一致しない場合は、
ビットアドレス信号Ｓｌｌが付勢されないので、系は通
常のバイトアドレス動作を行なう。この場合、メモリ装
置２００′＼鳥えられるアドレス信号Ａ７０で指定され
たアドレスのバイトは、データ制御部Ｂ２のケ”−）Ｃ
５またはＣ６を介して読出しまたは書込みされる。
部Ａ １２で指定されたペースレジスタの内容が０の場
合、およびアドレス信号ＡＯＯＯ領域指定部Ａｌｌが領
域レノスタγ１まだはγ２の内容と一致しない場合は、
ビットアドレス信号Ｓｌｌが付勢されないので、系は通
常のバイトアドレス動作を行なう。この場合、メモリ装
置２００′＼鳥えられるアドレス信号Ａ７０で指定され
たアドレスのバイトは、データ制御部Ｂ２のケ”−）Ｃ
５またはＣ６を介して読出しまたは書込みされる。
本発明によるメモリアクセス装置はこのように構成した
ことにより、バイトまたはワード単位の処理の他にビッ
ト単位の処理も行なうことができる。したがって、メモ
リ空間を効率的に使用することができ、プログラムもス
テ、プ数が減少して簡素化され、処理速度が向上すると
ともにシステムを経済的に運用することができる。また
、バイトまたはワードアドレシングとともにビットアド
レシングが可能であることはソフトウェアおよびハード
ウェアの柔軟性を増し、システムの変更などに柔軟に対
処することができる。
ことにより、バイトまたはワード単位の処理の他にビッ
ト単位の処理も行なうことができる。したがって、メモ
リ空間を効率的に使用することができ、プログラムもス
テ、プ数が減少して簡素化され、処理速度が向上すると
ともにシステムを経済的に運用することができる。また
、バイトまたはワードアドレシングとともにビットアド
レシングが可能であることはソフトウェアおよびハード
ウェアの柔軟性を増し、システムの変更などに柔軟に対
処することができる。
第１図は本発明によるメモリアクセス装置の実施例を示
すブロック図、 第２図は第１図に示す装置のアドレス空間を示す図、 第３図ないし第７図は第１図の装置で使用される様々な
ワード構成を示す図である。 主要部分の符号の説明 Ｃ１・・・領域レジスタ部 Ｃ２・・・アドレスビットディスフ０レースメント部Ｃ
３・・・下位アト９レス選択部 Ｃ４・・ペースレノスタ選択部 Ｃ７・・・エンコーダ Ｃ８・・デコーダ Ｃ９・・マスク部 第２図 第５図 に一」 ２−」 ｂ３Ｌ−」 第３図 比４図 第６図 第７図 ４９
すブロック図、 第２図は第１図に示す装置のアドレス空間を示す図、 第３図ないし第７図は第１図の装置で使用される様々な
ワード構成を示す図である。 主要部分の符号の説明 Ｃ１・・・領域レジスタ部 Ｃ２・・・アドレスビットディスフ０レースメント部Ｃ
３・・・下位アト９レス選択部 Ｃ４・・ペースレノスタ選択部 Ｃ７・・・エンコーダ Ｃ８・・デコーダ Ｃ９・・マスク部 第２図 第５図 に一」 ２−」 ｂ３Ｌ−」 第３図 比４図 第６図 第７図 ４９
Claims (1)
- 【特許請求の範囲】 １、 ワード単位でアクセス可能なメモリにアドレス情
報に従ってアクセスするメモリアクセス装置において、
該装置は、 前記メモリにおける特定の領域を指定する領域指定回路
と、 前記アドレス情報が前記領域指定回路で指定された領域
を示しているときは、該アドレス情報から、アクセスす
べきワードを指定する第１の信号、およびアクセスすべ
きビットを指定する第２の信号を形成する信号形成回路
と、前記メモリにおける第１の信号の示すワードにアク
セスするメモリアクセス回路と、第２の信号に応動し、
該メモリアクセス回路によってアクセスされたワードが
読み出されたときは、該読み出されたワードにおける第
２の信号で指定されたビットを所定のビット位置に移し
て出力し、該メモリアクセス回路によってアクセスされ
る前記メモリのワード位置に入力ワードを書き込むとき
は、該入力ワードにおける所定のビット位置のビットを
第２の信号で指定されたビット位置に移して該メモリへ
転送する転送回路とを含むことを特徴とするメモリアク
セス装置。 ２、特許請求の範囲第１項記載のメモリアクセス装置に
おいて、前記信号形成回路はペースレジスタを含み、前
記アドレス情報によって選択されたペースレジスタの内
容が所定の値を示すときは、第２の信号を形成しないこ
とを特徴とするメモリアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12600682A JPS5916185A (ja) | 1982-07-20 | 1982-07-20 | メモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12600682A JPS5916185A (ja) | 1982-07-20 | 1982-07-20 | メモリアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5916185A true JPS5916185A (ja) | 1984-01-27 |
Family
ID=14924390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12600682A Pending JPS5916185A (ja) | 1982-07-20 | 1982-07-20 | メモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916185A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62123503A (ja) * | 1985-11-25 | 1987-06-04 | Matsushita Electric Works Ltd | シ−ケンサのビツト演算回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103547A (en) * | 1980-12-19 | 1982-06-28 | Toshiba Corp | Bit word access circuit |
-
1982
- 1982-07-20 JP JP12600682A patent/JPS5916185A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103547A (en) * | 1980-12-19 | 1982-06-28 | Toshiba Corp | Bit word access circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62123503A (ja) * | 1985-11-25 | 1987-06-04 | Matsushita Electric Works Ltd | シ−ケンサのビツト演算回路 |
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